KR20070058116A - 반도체 소자의 소자분리막 형성방법 - Google Patents

반도체 소자의 소자분리막 형성방법 Download PDF

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KR20070058116A
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Abstract

본 발명은 반도체 소자의 소자분리막 형성방법을 개시한다. 개시된 본 발명의 방법은, NMOS 및 PMOS 형성 영역이 정의된 반도체기판을 마련하는 단계와, 상기 기판의 NMOS 및 PMOS 형성 영역 각각에 트렌치를 형성하는 단계와, 상기 트렌치 표면에 측벽산화막을 형성하는 단계와, 상기 트렌치를 매립하도록 기판 전면 상에 비정질 탄소막을 형성하는 단계와, 상기 비정질 탄소막 상에 희생막을 형성하는 단계와, 상기 NMOS 형성 영역에 형성된 희생막과 비정질 탄소막을 선택적으로 제거하는 단계와, 상기 선택적으로 희생막과 비정질 탄소막이 제거된 기판 결과물의 전면 상에 라이너 질화막을 형성하는 단계와, 상기 PMOS 형성 영역에 형성된 잔류된 비정질 탄소막이 노출되도록 상기 PMOS 형성 영역에 형성된 라이너 질화막을 선택적으로 제거함과 아울러 그 아래의 희생막을 제거하는 단계와, 상기 노출된 비정질 탄소막을 제거하는 단계 및 상기 트렌치를 완전 매립하도록 기판 결과물 상에 매립산화막을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 소자분리막 형성방법{Method for forming isolation layer of semiconductor device}
도 1a 내지 도 1c는 종래의 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
21: 반도체기판 22: 패드산화막
23: 패드질화막 24: 트렌치
25: 측벽산화막 26: 비정질 탄소막
27: 희생막 28: 감광막패턴
29: 라이너 질화막 30: 라이너 산화막
31: 소자분리막
본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 상세하 게는, STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법에 관한 것이다.
반도체 기술의 진보와 더불어, 반도체 소자의 고속화, 고집적화가 급속하게 진행되고 있고, 이에 수반해서 패턴의 미세화 및 패턴 칫수의 고정밀화에 대한 요구가 점점 높아지고 있다. 이러한 요구는 소자분리막에도 적용된다. 이것은 소자 영역의 폭이 감소되고 있는 추세에서 소자분리 영역의 폭 역시 함께 감소시켜야만 하기 때문이다.
여기서, 기존의 소자분리막은 로코스(LOCOS) 공정에 의해 형성되어져 왔는데, 상기 로코스 공정에 의한 소자분리막은, 주지된 바와 같이, 그 가장자리 부분에서 새부리 형상의 버즈-빅(bird's-beak)이 발생되기 때문에 소자 분리막의 면적을 증대시키면서 누설전류를 발생시키는 단점이 있다.
따라서, 상기 로코스 공정에 의한 소자분리막 대신에 작은 폭을 가지며 우수한 소자분리 특성을 갖는 STI 공정을 이용한 소자분리막 형성방법이 제안되었고, 현재 대부분의 반도체 소자는 STI 공정을 적용해서 소자분리막을 형성하고 있다.
여기서, 현재 수행하고 있는 STI 공정을 이용한 소자분리막 형성방법을 도 1a 내지 도 1c를 참조하여 간략하게 설명하도록 한다.
도 1a를 참조하면, NMOS 및 PMOS 형성 영역이 정의된 실리콘 기판(1) 상에 패드산화막(2)과 패드질화막(3)을 차례로 형성한 후, 소자분리 영역에 해당하는 기판 부분을 노출시키도록 상기 패드질화막(3)을 식각한 후, 연이어, 상기 패드산화막(2) 노출된 실리콘 기판 부분을 식각하여 트렌치(4)를 형성한다.
도 1b를 참조하면, 상기 트렌치 형성을 위한 식각시의 식각 데미지(etch damage)를 회복시키기 위해 상기 결과물에 대한 희생산화 공정을 수행하고, 이를 통해, 트렌치의 표면에 측벽산화막(5)을 형성한다. 그런다음, 기판의 전면 상에 라이너(liner)질화막(6)을 증착한 후, 상기 라이너 질화막(6) 상에 라이너 질화막과 후속 트렌치에 증착하는 매립산화막간의 계면 안정을 위해 라이너 산화막(7)을 형성한다.
여기서, 상기 라이너 질화막은 후속 소자분리막 밑으로 흐르는 누설전류를 감소시키는 역할을 수행한다. 그리고, 도시하지는 않았지만, 데이타 전하(data charge)가 축전되는 셀지역에 형성된 라이너 질화막은 캐패시터(capacitor)와 연결된 접합 누설전류를 감소시키기는 역할을 하여 캐패시터에 저장된 전하의 자연적인 방전시간을 증가시킨다. 즉, 캐패시터의 축전되는 전하의 유지시간(data charge retention time)을 증가시키는 역할을 하여 소자의 리프레쉬 특성을 향상시킨다.
도 1c를 참조하면, 상기 트렌치(4)가 완전 매립되도록 상기 기판 결과물 상에 매립산화막을 CVD(Chemical Vapor Deposition)공정을 통해 두껍게 증착한 후, 상기 패드질화막(3)이 노출될 때까지 상기 매립산화막을 CMP(Chemical Mechanical Polishing)한다. 그런다음, 상기 패드질화막과 패드산화막을 차례로 제거하여 소자분리막을(8) 형성한다.
전술한 바와 같이, 종래의 STI 공정을 이용한 소자분리막 형성방법에서 캐패시터에 축전되는 전하의 유지시간(data charge retention time)을 증가시키기 위해 라이너 질화막을 형성한다. 이렇게, 소자분리막용 트렌치 내에 라이너 질화막을 형 성함으로써 데이타 전하(data charge)가 축전되는 캐패시터와 연결된 접합(storage node junction)의 누설전류가 감소되면서 캐패시터에 저장된 전하의 자연적인 방전시간이 증가하게 된다.
즉, 라이너 질화막의 형성으로 인해 전하의 유지시간이 증가되고 이에 따라 주기적으로 캐패시터에 전하를 다시 저장하는 리프레쉬(refresh) 시간을 증가시킨다.
한편, NMOS 형성 영역에서의 라이너 질화막은 문제가 없지만, 특히, PMOS 형성 영역에서의 라이너 질화막은 핫 일렉트론(hot electron)에 의한 트랜지스터(Transistor)의 off 특성을 열화시킨다. 다시말하면, 반도체 소자의 고집적화로 인해 채널길이(channel length)가 짧아짐에 따라 문턱전압(threshold voltage) 이하의 게이트(gat) 인가 전압영역에서 핫 일렉트론에 의한 열화가 증가되어 채널간에 원치 않는 펀치-쓰루 누설전류(Punch-through Leakage Current)가 증가하게 된다.
이와 같은, 핫 일렉트론에 의한 펀치-쓰루 누설전류 증가 현상을 Hot Electron Induced Punch-through(이하, HEIP) 현상이라 말하며, 이러한 HEIP 현상이 심화되면 PMOS 형성 영역에서 트랜지스터의 off 특성이 열화된다.
더욱이, PMOS 형성 영역에 라이너 질화막을 형성하게 되면, PMOS 형성 영역에서 HEIP 현상에 의한 트랜지스터의 off 특성의 열화가 증가한다. 즉, PMOS 형성 영역에서 발생된 핫 일렉트론 또는 제조공정 중에서 발생된 일렉트론들이 라이너 질화막에 의한 포텐셜 월(potential wall)에 트랩(trap)된다.
이처럼, 라이너 질화막에 트랩된 일렉트론들은 에지 채널(edge channel)에 전기장을 형성시켜 기판으로 부터 에지 채널쪽으로 홀(hole)을 끌어당기게 되어 에지 채널에서 전기장이 매우 증가하게 된다. 결국 라이너 질화막에 트랩된 일렉트론들에 의해 HEIP 현상이 매우 증가하게 되어 소자의 신뢰성을 저하시킨다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로써, STI 공정의 신뢰성을 향상시킬 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, NMOS 및 PMOS 형성 영역이 정의된 반도체기판을 마련하는 단계; 상기 기판의 NMOS 및 PMOS 형성 영역 각각에 트렌치를 형성하는 단계; 상기 트렌치 표면에 측벽산화막을 형성하는 단계; 상기 트렌치를 매립하도록 기판 전면 상에 비정질 탄소막을 형성하는 단계; 상기 비정질 탄소막 상에 희생막을 형성하는 단계; 상기 NMOS 형성 영역에 형성된 희생막과 비정질 탄소막을 선택적으로 제거하는 단계; 상기 선택적으로 희생막과 비정질 탄소막이 제거된 기판 결과물의 전면 상에 라이너 질화막을 형성하는 단계; 상기 PMOS 형성 영역에 형성된 잔류된 비정질 탄소막이 노출되도록 상기 PMOS 형성 영역에 형성된 라이너 질화막을 선택적으로 제거함과 아울러 그 아래의 희생막을 제거하는 단계; 상기 노출된 비정질 탄소막을 제거하는 단계; 및 상기 트렌치를 완전 매립하도록 기판 결과물 상에 매립산화막을 형성하는 단계;를 포함하는 반도체 소자의 소자분리막 형성방법을 제공한다.
여기서, 상기 비정질 탄소막은 스핀-코팅(spin-coating) 방식으로 형성하는 것을 특징으로 한다.
상기 희생막은 실리콘산화막 또는 실리콘질화막으로 형성하는 것을 특징으로 한다. 또한, 상기 희생막은 LPCVD 또는 PECVD 방식에 따라 10∼100Å 두께로 형성하는 것을 특징으로 한다.
상기 NMOS 형성 영역에 형성된 희생막과 비정질 탄소막을 선택적으로 제거하는 단계는, 상기 희생막 상에 NMOS 형성 영역을 노출시키는 감광막패턴을 형성하는 단계와, 상기 노출된 NMOS 형성 영역에 형성된 희생막을 제거하는 단계와, 상기 감광막패턴을 제거함과 동시에 상기 희생막이 제거되어 노출된 비정질 탄소막을 제거하는 단계로 구성되는 것을 특징으로 한다.
상기 감광막 및 비정질 탄소막의 제거는 O2 플라즈마를 사용하여 수행하는 것을 특징으로 한다.
상기 라이너 질화막은 LPCVD 방식 또는 PECVD 방식에 따라 20∼150Å 두께로 형성하는 것을 특징으로 한다.
상기 PMOS 형성 영역에 형성된 라이너 질화막과 희생막의 제거는 CMP로 수행하는 것을 특징으로 한다.
상기 PMOS 형성 영역에 형성된 비정질 탄소막의 제거는 O2 플라즈마를 사용하여 수행하는 것을 특징으로 한다.
상기 PMOS 형성 영역에 형성된 비정질 탄소막을 제거하는 단계 후, 그리고, 상기 매립산화막을 형성하는 단계 전, 상기 기판 결과물의 전면 상에 라이너 산화 막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, NMOS 및 PMOS 형성 영역이 정의된 반도체기판(21)을 마련한 후, 상기 기판(21) 상에 패드산화막(22)과 패드질화막(23)을 차례로 증착한다. 그런다음, 소자분리 영역에 해당하는 기판 부분을 노출시키도록 상기 패드질화막(23)을 식각한 후, 연이어, 상기 패드질화막(23)을 이용하여 패드산화막(22) 및 기판(21) 부분을 식각하여 NMOS 및 PMOS 형성 영역 각각에 트렌치(24)를 형성한다.
도 2b를 참조하면, 상기 트렌치 형성을 위한 식각시의 식각 데미지(etch damage)를 회복시키기 위해 트렌치(24)의 표면에 측벽산화막(25)을 형성한 후, 상기 트렌치를 매립하도록 기판 전면 상에 비정질 탄소막을 스핀-코팅(spin-coating) 방식으로 증착한다. 다시말해, 상기 비정질 탄소막의 증착은, 상기 기판 전면 상에 비정질 탄소막을 스핀-코팅한 후, 핫 플레이트(hot plate), 또는, 오븐(oven), 또는, UV방식으로 베이킹을 진행한 후, 상기 비정질 탄소막 내에 잔류하는 수분이나 솔벤트(solvent)등을 배출시키는 방식으로 수행한다.
다음으로, 상기 비정질 탄소막(26) 상에 희생막(27)을 증착한다. 여기서, 상기 희생막(27)은 실리콘산화막 또는 실리콘질화막으로 증착하도록 하며, 상기 희생 막(27)은 LPCVD(Low Pressure Chemical Vapor Deposition) 또는 PECVD(Plasma Enhanced CVD) 방식에 따라 10∼100Å 두께로 증착한다.
도 2c를 참조하면, 상기 희생막(27) 상에 NMOS 형성 영역을 노출시키는 감광막패턴(28)을 형성한 후, 상기 감광막패턴(28)을 이용하여 노출된 NMOS 형성 영역에 형성된 희생막을 선택적으로 제거한다.
도 2d를 참조하면, 상기 PMOS 형성 영역에 형성된 희생산화막 상의 감광막패턴을 O2 플라즈마를 사용하여 제거한다. 이때, 상기 감광막패턴 제거시 상기 NMOS 형성 영역에 형성된 희생산화막이 제거되어 노출된 비정질 탄소막도 함께 제거된다. 다시말하면, 상기 감광막패턴의 제거를 O2 플라즈마를 사용하여 수행하게 되면 O2 플라즈마가 비정질 탄소막의 탄소와 반응하므로 상기 감광막패턴 제거시 비정질 탄소막도 동시에 제거된다.
그런다음, 상기 선택적으로 희생막과 비정질 탄소막이 제거된 기판 결과물의 전면 상에 라이너 질화막(29)을 LPCVD 방식 또는 PECVD 방식에 따라 20∼150Å 두께로 증착한다.
도 2e를 참조하면, 상기 PMOS 형성 영역에 잔류된 비정질 탄소막(26)이 노출되도록 상기 PMOS 형성 영역에 형성된 라이너 질화막을 선택적으로 제거함과 아울러 그 아래의 희생산화막을 제거한다. 여기서, 상기 라이너 질화막과 희생산화막의 제거는 CMP(Chemical Mechanical Polishing)로 수행한다.
도 2f를 참조하면, 상기 노출된 비정질 탄소막을 O2 플라즈마를 사용하여 제거한 후, 상기 라이너 질화막을 보호하기 위해 상기 기판 결과물의 전면 상에 라이 너 산화막(30)을 형성한다.
도 2g를 참조하면, 상기 라이너 산화막(30)을 포함한 트렌치(24)를 완전 매립하도록 기판 결과물 상에 매립산화막을 증착한 후, 상기 패드질화막(23)이 노출될 때까지 매립산화막을 CMP(Chemical Mechanical Polishing) 하거나, 또는, 에치백(etch-back)한 후, 상기 패드질화막과 패드산화막을 식각하여 본 발명에 따른 반도체 소자의 소자분리막(31)을 형성한다.
전술한 바와 같이, 본 발명은, PMOS 형성 영역의 소자분리막 형성을 위한 트렌치 내에 형성된 라이너 질화막의 문제점을 해결하기 위해, 비정질 탄소막과 희생막을 사용하여 라이너 질화막을 인해 문제되는 PMOS 형성 영역에는 라이너 질화막을 형성하지 않고, NMOS 형성 영역에만 라이너 질화막을 형성한다. 따라서, PMOS 형성 영역에서 라이너 질화막으로 인해 발생하는 문제점들을 해결할 수 있으며,
또한, NMOS 형성 영역에서 라이너 질화막은 캐패시터의 축전되는 전하의 유지시간(data charge retention time)을 증가시키는 역할을 하여 리프레쉬 특성을 향상시킬 수 있다. 아울러, PMOS 형성 영역에서는 라이너 질화막이 형성되지 않기 때문에, PMOS 형성 영역에서 발생하는 HEIP 현상에 의한 트랜지스터 off의 열화 특성을 크게 억제할 수 있다.
이상에서와 같이, 본 발명은 소자분리막 형성을 위한 트렌치 내에 형성하는 라이너 질화막을 NMOS 형성 영역에만 형성하고, PMOS 형성 영역에는 형성하지 않음으로 인해서, PMOS 형성 영역에 형성된 라이너 질화막으로 인한 발생하는 문제점들 을 해결할 수 있으며, 또한, NMOS 형성 영역에서의 라이너 질화막의 특성을 그대로 살릴 수 있어 리프레쉬 특성을 향상 시킬 수 있다.
또한, 본 발명은 STI 공정의 신뢰성을 높일 수 있으며, 나아가 소자의 수율 향상을 기대할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다

Claims (10)

  1. NMOS 및 PMOS 형성 영역이 정의된 반도체기판을 마련하는 단계;
    상기 기판의 NMOS 및 PMOS 형성 영역 각각에 트렌치를 형성하는 단계;
    상기 트렌치 표면에 측벽산화막을 형성하는 단계;
    상기 트렌치를 매립하도록 기판 전면 상에 비정질 탄소막을 형성하는 단계;
    상기 비정질 탄소막 상에 희생막을 형성하는 단계;
    상기 NMOS 형성 영역에 형성된 희생막과 비정질 탄소막을 선택적으로 제거하는 단계;
    상기 선택적으로 희생막과 비정질 탄소막이 제거된 기판 결과물의 전면 상에 라이너 질화막을 형성하는 단계;
    상기 PMOS 형성 영역에 형성된 잔류된 비정질 탄소막이 노출되도록 상기 PMOS 형성 영역에 형성된 라이너 질화막을 선택적으로 제거함과 아울러 그 아래의 희생막을 제거하는 단계;
    상기 노출된 비정질 탄소막을 제거하는 단계; 및
    상기 트렌치를 완전 매립하도록 기판 결과물 상에 매립산화막을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  2. 제 1 항에 있어서, 상기 비정질 탄소막은 스핀-코팅(spin-coating) 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  3. 제 1 항에 있어서, 상기 희생막은 실리콘산화막 또는 실리콘질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  4. 제 3 항에 있어서, 상기 희생막은 LPCVD 또는 PECVD 방식에 따라 10∼100Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  5. 제 1 항에 있어서, 상기 NMOS 형성 영역에 형성된 희생막과 비정질 탄소막을 선택적으로 제거하는 단계는,
    상기 희생막 상에 NMOS 형성 영역을 노출시키는 감광막패턴을 형성하는 단계와,
    상기 노출된 NMOS 형성 영역에 형성된 희생막을 제거하는 단계와,
    상기 감광막패턴을 제거함과 동시에 상기 희생막이 제거되어 노출된 비정질 탄소막을 제거하는 단계로 구성되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  6. 제 5 항에 있어서, 상기 감광막 및 비정질 탄소막의 제거는 O2 플라즈마를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  7. 제 1 항에 있어서, 상기 라이너 질화막은 LPCVD 방식 또는 PECVD 방식에 따 라 20∼150Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  8. 제 1 항에 있어서, 상기 PMOS 형성 영역에 형성된 라이너 질화막과 희생막의 제거는 CMP로 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  9. 제 1 항에 있어서, 상기 PMOS 형성 영역에 형성된 비정질 탄소막의 제거는 O2 플라즈마를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  10. 제 1 항에 있어서, 상기 PMOS 형성 영역에 형성된 비정질 탄소막을 제거하는 단계 후, 그리고, 상기 매립산화막을 형성하는 단계 전, 상기 기판 결과물의 전면 상에 라이너 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
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