KR100485518B1 - 셀로우 트렌치 소자분리막의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 셀로우 트렌치 소자분리막의 제조 방법에 관한 것으로, 특히 반도체 기판 상부에 패드 산화막과 질화막 및 캐핑막을 순차적으로 적층하고, 캐핑막 상부에 소자 분리 영역을 정의하는 감광막 패턴을 형성하고 건식식각을 통해 감광막이 드러난 영역의 캐핑막, 질화막, 패드 산화막, 실리콘 기판을 소정 깊이로 차례로 식각하여 트렌치를 형성하고 감광막 패턴을 제거한다. 이후 질화막의 측벽 일부를 식각하고, 트렌치 측벽과 밑면에 라이너막을 형성하고, 트렌치가 형성된 결과물에 갭필 산화막을 형성하고 질화막 표면이 드러날때까지 그 표면을 화학적기계적 연마한 후에, 질화막을 제거하여 셀로우 트렌치 소자분리막을 형성한다. 따라서 본 발명은 질화막의 리세스 양만큼 소자분리막의 넓이를 넓혀 이후 산화막 제조 공정시 소자분리막의 에지 식각량을 보상함으로써 소자분리막의 리세스 사이드월 구조를 제거할 수 있다.
Description
본 발명은 반도체 소자의 소자분리막 제조 방법에 관한 것으로서, 특히 셀로우 트렌치형(shallow trench) 소자분리막의 측면 산화막이 과도 식각되는 것을 최소화하여 소자분리막의 에지 리세스(edge recess)를 막을 수 있는 반도체 소자의 셀로우 트렌치 소자분리막 제조 방법에 관한 것이다.
현재 반도체장치의 제조기술의 발달과 그 응용분야가 확장되어 감에 따라 반도체 소자의 집적도 증가에 대한 연구 및 개발이 급속도로 발전되고 있다. 이러한 반도체 소자의 집적도 증가에 따라 미세 공정기술을 기본으로 한 반도체 소자의 미세화에 대한 연구가 진행되어 오고 있다. 반도체 소자의 미세화 기술에 있어서, 소자를 집적화하기 위하여 소자 사이를 분리하는 소자분리막의 축소 기술이 중요한 항목중의 하나로 대두되었다.
종래의 소자분리기술로는 반도체기판상에 두꺼운 산화막을 선택적으로 성장시켜 소자분리막을 형성하는 로커스(LOCal Oxidation of Silicon: 이하 LOCOS라 함) 기술이 있었는데, 이 기술은 소자분리막의 측면확산을 원하지 않는 부분에 산화막이 형성되는 것에 의해 소자분리막의 폭을 감소시키는데 한계가 있었다. 그래서, 소자설계치수가 서브미크론(submicron) 이하로 줄어드는 반도체 소자에 있어서는 LOCOS 기술의 적용이 불가능하기 때문에 새로운 소자분리 기술이 필요하게 되었다.
이에 등장한 트렌치 구조의 소자분리 기술은 반도체기판에 식각 공정으로 셀로우 트렌치를 형성하고 셀로우 트렌치에 절연물질을 매립함으로써 LOCOS에 비해 소자분리영역의 축소가 가능해졌다.
도 1a 내지 도 1g는 종래 기술에 의한 반도체 소자의 셀로우 트렌치 소자분리막 제조 공정을 나타낸 공정 순서도로서, 이를 참조하면 종래 기술의 셀로우 트렌치 소자분리막 제조 공정은 다음과 같다.
우선 도 1a에 도시된 바와 같이, 반도체 기판으로서 실리콘 기판(10)을 열산화하여 패드 산화막(12)을 성장시키고 그 위에 질화막(14)을 형성한다
그리고 도면에 도시하지는 않았지만, 질화막(14) 상부에 감광막을 도포하고 반도체 소자분리용 마스크를 이용하여 감광막을 노광 및 현상하여 소자분리 영역을 정의하는 감광막 패턴을 형성한다.
그 다음 도 1b에 도시된 바와 같이, 감광막 패턴을 사용한 건식식각 공정으로 상기 적층된 질화막(14)과 패드 산화막(12)및 실리콘 기판(10)을 소정 깊이로 차례로 식각한 후 감광막을 제거함으로써 소자 분리막이 형성될 부위인 트렌치(16)를 형성하게 된다.
계속해서 도 1c에 도시된 바와 같이, 상기 트렌치(16) 표면을 보호하기 위하여 트렌치(16) 측면 및 밑면에 라이너막(liner layer)(18)으로서 실리콘산화막(SiO2) 또는 실리콘질화막(Si3N4)을 형성한다.
그 다음 도 1d에 도시된 바와 같이, 상기 결과물에 트렌치(16)를 매립하도록 갭필 산화막(20)으로서 실리콘산화막 또는 TEOS(tetraetylorthosilicate)를 증착한다. 예를 들어, APCVD(Atmospheric Press Chemical Vapor Deposition) 방식으로 실리콘산화막을 증착하고 고밀도화(densification) 공정을 진행한다.
그리고 도 1e에 도시된 바와 같이, 갭필 산화막(20)의 표면을 질화막(14a)이 드러날 때까지 화학적기계적연마(chemical mechanical polishing)로 식각한다. 이때, 도면 부호 20a는 화학적기계적연마 공정에 의해 식각된 갭필 산화막을 나타낸 것이다.
그 다음 도 1f에 도시된 바와 같이, 인산 용액으로 질화막(14a)을 제거하여 종래 기술에 의한 셀로우 트렌치 소자분리막(20a)을 완성한다.
이후, 상기와 같은 셀로우 트렌치 소자분리막(20a)이 형성된 기판에서 패드 산화막(12a)을 제거하는 공정, 고전압 게이트 산화막 디글레이즈(deglaze) 공정 등이 수행된다.
그런데, 이러한 산화막 제조 공정시 소자분리막(20a)의 단차가 줄어들뿐만 아니라 에지 부분도 식각되어 도 1g와 같은 리세스 사이드월(recess sidewall) 구조(22)를 가지게 된다.
이렇게 리세스 사이드월(22) 구조를 갖는 소자분리막(20a)은 결국 게이트 제조 공정시 활성 영역 측벽에 기생 수직 트랜지스터를 형성하고 이런 기생 트랜지스터에 의해 킨크 효과(kink effect)가 나타내게 된다.
또한 리세스 사이드월(22) 구조를 갖는 소자분리막(20a)은 소자 동작시 활성 영역 에지쪽으로 전계를 집중시켜 누설 전류와 GOI(Gate Oxide Integrity) 및 항복전압(breakdown voltage) 특성 등이 저하되는 원인으로 작용한다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 셀로우 트렌치 소자분리막의 에지에 발생되는 리세스 사이드월의 생성을 최소화함으로써 기생 트랜지스터에 의한 킨크 효과, 누설 전류, GOI 및 항복전압의 특성 저하를 미연에 방지할 수 있는 반도체 소자의 셀로우 트렌치 소자분리막의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 반도체 소자 분리를 위한 셀로우 트렌치 소자분리막을 제조하는 방법에 있어서, 반도체 기판 상부에 패드 산화막과 질화막 및 캐핑막을 순차적으로 적층하는 단계와, 캐핑막 상부에 소자 분리 영역을 정의하는 감광막 패턴을 형성하고 이를 사용하여 캐핑막과 질화막 및 패드 산화막, 반도체 기판을 소정의 깊이로 차례로 건식 식각한 후 감광막을 제거하여 드렌치를 형성하는 단계와, 질화막의 측벽 일부를 등방성 식각하는 단계와, 트렌치 측벽과 밑면에 라이너막을 형성하는 단계와, 트렌치가 형성된 결과물에 갭필 산화막을 형성하고 질화막이 드러날 때까지 갭필 산화막 표면을 화학적기계적 연마하는 단계와, 질화막을 제거하여 셀로우 트렌치 소자분리막을 형성하는 단계를 포함하고, 상기 질화막의 측벽 일부를 등방성 습식 식각하는 단계는, 질화막 제거시에 소자분리막의 에지 부분의 식각량을 보상하는 정도까지 행하여지는 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 셀로우 트렌치 소자분리막 제조 공정을 나타낸 공정 순서도이다. 이들 도면을 참조하면 본 발명의 셀로우 트렌치 소자분리막은 다음과 같이 제조된다.
우선 도 2a에 도시된 바와 같이, 반도체 기판으로서 실리콘 기판(100)을 열산화하여 패드 산화막(102)을 성장시키고 그 위에 질화막(104) 및 캐핑막(capping layer)(106)을 순차적으로 형성한다. 여기서 캐핑막(106)은 질화막(104)에 대해 식각 선택성이 있는 물질로 형성하는데, 예를 들어 실리콘산화막(SiO2)으로 형성한다.
그리고 도면에 도시하지는 않았지만, 캐핑막(106) 상부에 감광막을 도포하고 반도체 소자분리용 마스크를 이용하여 감광막을 노광 및 현상하여 소자분리 영역을 정의하는 감광막 패턴을 형성한다.
그 다음 도 2b에 도시된 바와 같이, 감광막 패턴을 사용한 건식 식각 공정으로 상기 적층된 캐핑막(106)과 질화막(104)과 패드 산화막(102), 실리콘 기판(100)을 소정 깊이로 차례로 건식식각하고 감광막을 제거함으로써 소자분리막이 형성될 부위인 트렌치(108)를 형성한다.
계속해서 도 2c에 도시된 바와 같이, 상기 질화막(104a)의 측벽 일부를 인산을 사용하여 등방성 습식식각하여 질화막(104a) 패턴이 캐핑막(106a) 및 패드 산화막(102a) 패턴보다 활성 영역안쪽으로 리세스(recess)(110)되도록 한다.
그리고 도 2d에 도시된 바와 같이, 트렌치(108) 표면을 보호하기 위하여 트렌치(108) 측면 및 밑면에 라이너막(112)으로서 실리콘산화막(SiO2) 또는 실리콘질화막(Si3N4)을 형성한다.
그 다음 도 2e에 도시된 바와 같이, 상기 결과물에 트렌치(108)를 매립하도록 갭필 산화막(114)으로서 실리콘산화막 또는 TEOS막을 증착한다. 예를 들어, APCVD 실리콘산화막을 증착하고 고밀도화 공정을 진행한다. 그런데, 본 발명의 갭필 산화막(114) 공정시 질화막(104a)의 리세스(110) 영역만큼 갭필 산화막(114)이 매립된다.
그리고 도 2f에 도시된 바와 같이, 갭필 산화막(114)의 표면을 질화막(104a)이 드러날 때까지 화학적기계적연마로 식각한다. 여기서 화학적기계적연마로 식각된 갭필 산화막을 114a로 나타낸다.
그리고나서 도 2g에 도시된 바와 같이, 인산 용액으로 질화막(104a)을 제거하여 본 발명에 따른 셀로우 트렌치 소자분리막(114a)을 완성한다.
이후 상기와 같은 셀로우 트렌치 소자분리막(114a)이 형성된 기판에서 패드 산화막(102a)을 제거하는 공정, 고전압 게이트 산화막 디글레이즈(deglaze) 공정 등이 수행된다.
그런데, 이러한 산화막 제조 공정시 소자분리막(114a)의 단차가 줄어들더라도 질화막(104a)의 리세스 영역(110)만큼 측면으로 더 넓어진 소자분리막(114a) 에 의해 에지 부분의 식각량을 보상할 수 있어 도 2h와 같은 에지 식각 부분(116)이 줄어들게 된다. 그러므로, 본 발명의 소자분리막(114a)은 종래 기술과 같이 리세스 사이드월 구조를 가지지 않게 된다.
이상 설명한 바와 같이, 본 발명은 질화막 상부에 식각 선택성이 있는 캐핑막을 추가하고 질화막 측벽을 활성 영역쪽으로 식각하여 그 폭을 줄이기 때문에 이후 갭필 산화막 공정시 갭필 산화막의 표면 넓이가 증가된다. 이후 셀로우 소자분리막이 형성된 기판에 산화막 제조 공정을 진행할 경우 질화막의 리세스 양만큼 소자분리막의 넓이가 넓어졌기 때문에 소자분리막의 에지 식각량을 보상함으로써 소자분리막의 리세스 사이드월 구조를 제거할 수 있다.
따라서 본 발명은 리세스 사이드월 구조를 갖지 않는 소자분리막에 의해 게이트 제조 공정시 활성 영역 측벽에 발생하는 기생 트랜지스터로 인해 킨크 효과를 방지할 수 있으며 소자 동작시 활성 영역 에지쪽으로 전계가 집중되어 발생하는 누설 전류와 GOI 및 항복전압의 특성 저하를 미연에 방지할 수 있는 효과가 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
도 1a 내지 도 1g는 종래 기술에 의한 반도체 소자의 셀로우 트렌치 소자분리막 제조 공정을 나타낸 공정 순서도,
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 셀로우 트렌치 소자분리막 제조 공정을 나타낸 공정 순서도.
Claims (6)
- 반도체 소자 분리를 위한 셀로우 트렌치 소자분리막을 제조하는 방법에 있어서,상기 반도체 기판 상부에 패드 산화막과 질화막 및 캐핑막을 순차적으로 적층하는 단계;상기 캐핑막 상부에 소자 분리 영역을 정의하는 감광막 패턴을 형성하고 이를 사용하여 상기 캐핑막과 질화막 및 패드 산화막, 반도체 기판을 소정 깊이로 차례로 건식식각한 후 감광막을 제거하여 트렌치를 형성하는 단계;상기 질화막의 측벽 일부를 등방성 습식식각을 하는 단계;상기 트렌치 측벽과 밑면에 라이너막을 형성하는 단계;상기 트렌치가 형성된 결과물에 갭필 산화막을 형성하고 상기 질화막이 드러날 때까지 상기 갭필 산화막 표면을 화학적기계적 연마하는 단계; 및상기 질화막을 제거하여 셀로우 트렌치 소자분리막을 형성하는 단계를 포함하고,상기 질화막의 측벽 일부를 등방성 습식 식각하는 단계는, 상기 질화막 제거시에 상기 소자분리막의 에지 부분의 식각량을 보상하는 정도까지 행하여지는 것을 특징으로 하는 반도체 소자의 셀로우 트렌치 소자분리막의 제조 방법.
- 제 1항에 있어서, 상기 캐핑막은 상기 질화막과 식각 선택성이 있는 물질로 형성되는 것을 특징으로 하는 반도체 소자의 셀로우 트렌치 소자분리막의 제조 방법.
- 제 2항에 있어서, 상기 캐핑막은 산화 물질인 것을 특징으로 하는 반도체 소자의 셀로우 트렌치 소자분리막의 제조 방법.
- 삭제
- 제 1항에 있어서, 상기 질화막의 측벽 일부를 등방성 습식식각을 하는 단계는, 인산을 사용하여 등방성 습식 식각을 진행하는것을 특징으로 하는 반도체 소자의 셀로우 트렌치 소자분리막의 제조 방법.
- 제 1항에 있어서, 상기 캐핑막이 화학적기계적 연마시 모두 식각되어 하부 질하막이 모두 드러나는 것을 특징으로 하는 반도체 소자의 셀로우 트렌치 소자분리막의 제조 방법.
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Citations (6)
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2002
- 2002-09-18 KR KR10-2002-0056882A patent/KR100485518B1/ko not_active IP Right Cessation
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