KR100479980B1 - 반도체 소자의 셀로우 트렌치 분리막 형성 방법 - Google Patents

반도체 소자의 셀로우 트렌치 분리막 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 셀로우 트렌치 분리막 형성 방법에 관한 것으로, 실리콘 기판상에 산화막과 질화막을 순차 적층하는 단계와, 질화막 상부에 포토레지스트 패턴을 형성하는 단계와, 실리콘 기판에 트렌치를 형성하는 단계와, 포토레지스트 패턴을 제거한 후 트렌치를 포함한 구조물 전면에 트렌치 충진 물질을 증착하여 트렌치 분리막을 형성하는 단계와, 트렌치 분리막의 포토레지스트 패턴을 형성하는 단계와, 트렌치 분리막을 질화막 근처까지 선택적으로 건식 식각한 후 포토레지스트 패턴을 제거하는 단계와, 트렌치 분리막의 높이가 질화막의 상단보다 낮아질 때까지 추가로 식각한 후 질화막을 세정하여 제거하는 단계를 포함하며, 세정 공정에서의 STI 언더컷 발생을 방지하여 소자의 전기적 특성이 향상되며 수율이 향상되는 이점이 있다.

Description

반도체 소자의 셀로우 트렌치 분리막 형성 방법{METHOD FOR FORMING SHALLOW TRENCH ISOLATION OF SEMICONDUCTOR ELEMENT}
본 발명은 반도체 소자의 셀로우 트렌치 분리막 형성 방법에 관한 것으로, 더욱 상세하게는 트렌치에 산화 물질을 갭필한 후에 포토레지스트 패터닝을 하여 트렌치 산화막을 식각함으로써 소자의 전기적 특성이 향상되도록 한 반도체 소자의 셀로우 트렌치 분리막 형성 방법에 관한 것이다.
주지와 같이, 반도체 소자에는 트랜지스터(transistor), 캐패시터(capacitor) 등의 단위 소자로 된 셀들이 반도체 소자의 용량에 따라 한정된 면적내에 다수개가 집적되는데, 이러한 셀들은 서로 독립적인 동작 특성을 위하여 전기적인 격리가 필요하다.
따라서, 이러한 셀들간의 전기적인 격리를 위한 방편으로서, 실리콘 기판을 리세스(recess)하고 필드 산화막을 성장시키는 실리콘 부분 산화(LOCal Oxidation of Silicon; LOCOS)와, 웨이퍼(wafer)를 수직방향으로 식각하여 절연 물질로 매립하는 셀로우 트렌치 분리(Shallow Trench Isolation; STI)가 잘 알려져 있다.
이 중에서 STI는 반응성 이온 식각(Reactive Ion Etching ; RIE)이나 플라즈마 식각과 같은 건식 식각 기술을 사용하여 좁고 깊은 트렌치를 만들고, 그 속에 절연막을 채우는 방법으로 실리콘 웨이퍼에 트렌치를 만들어 절연물을 집어넣기 때문에 버즈 비크와 관련된 문제가 없어진다. 또한 절연막이 채워진 트렌치는 표면을 평탄하게 하므로 소자 분리 영역이 차지하는 면적이 작아서 미세화에 유리한 방법이다.
이와 같이, 소자 활성 영역의 확보 측면에서 유리한 STI는 접합 누설 전류면에서도 LOCOS에 비해 향상된 특성을 보이고 있다.
도 1a 내지 도 1h는 종래 기술에 따른 반도체 소자의 셀로우 트렌치 분리막 형성 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 소자간 분리를 위한 트렌치를 형성하고자 하는 실리콘 기판(11)상에 산화막(13)을 형성하며, 산화막(13)상에 질화막(15)을 적층한다. 그 위에 식각 마스크로서 사용할 물질인 포토레지스트를 도포하여 포토레지스트층(17)을 형성한 후 포토레지스트층(17)을 패터닝하여 식각하고자 하는 부분을 노출시키는 포토레지스트 패턴을 형성한다.
도 1b를 참조하면, 포토레지스트층(17)을 식각 마스크로 하여 질화막(15)과 산화막(13)을 실리콘 기판(11)이 노출될 때까지 선택적으로 건식 식각하며, 실리콘 기판(11)의 노출 부분을 소정 두께로 건식 식각하여 트렌치(T)를 형성한다.
도 1c 및 도 1d를 참조하면, 포토레지스트층(17)을 제거한 후 세정 공정을 거치며, STI 라이너 산화(Liner Oxidation) 공정을 수행, 즉 열공정을 통해 트렌치(T)의 표면을 성장시켜 트렌치 라이너 산화막(19)을 형성한다. 이러한 산화 공정 중 실리콘 기판(11)의 일부가 반응을 일으켜 트렌치(T)의 상부 에지 부분에 라운딩이 형성된다.
도 1e를 참조하면, 도 1a 내지 도 1d의 공정을 거친 트렌치(T)를 포함한 구조물 전면에 트렌치 충진(trench filling) 물질을 증착하여 트렌치 분리막(21)을 형성한다.
도 1f를 참조하면, 화학적기계적연마(CMP) 공정을 수행하여 질화막(15)의 상부 영역에 존재하는 트렌치 분리막(21)을 제거하며, 이로서 트렌치(T) 영역, 즉 비활성 영역에만 트렌치 분리막(21)이 존재한다.
도 1g 및 도 1h를 참조하면, STI 구조를 만드는데 사용된 질화막(15)을 세정하여 제거하며, 이온 주입 등의 여러 공정을 거친 후 게이트 산화막을 성장시키기 전 사전 세정 공정을 진행한다.
그러나, 전술한 바와 같은 종래의 셀로우 트렌치 분리막 형성 방법은 평탄화를 위해 CMP 공정을 적용함에 따라 후속 산화물 식각제를 이용하는 세정 공정에서 STI 언더컷 현상이 발생한다. 상술하면 근래에는 반도체 장치의 집적도가 높아지면서 기판 상에 형성되는 패턴들의 단차가 커지고 패턴들 간의 간격도 매우 좁아진다. 이에 따라 얇고 깊게 형성된 트렌치 내부에 절연막을 채우는 갭필(Gap Fill) 과정이 매우 어려워지고, CMP 공정에서의 평탄화 불량이 발생할 우려가 있다. 아울러 CMP 공정에 의해 트렌치 분리막(21)에 스트레스가 발생하여 후속 산화물 식각제를 이용하는 세정 공정에서 트렌치 상단의 가장자리 영역(R)에서 STI 언더컷 현상이 발생하여 이후 게이트 산화 공정 및 폴리 식각 공정에서 잔류물이 남게되어 전기적 쇼트를 유발하여 제품의 치명적 손실을 발생시키는 문제점이 있었다.또한, 이러한 STI 언더컷 현상을 유발하는 다른 요인으로서 도 1f 공정에서 CMP 공정을 통해 질화막(15)의 상부 영역에 존재하는 트렌치 분리막(21)을 제거하였으므로 질화막(15)과 비교할 때에 거의 단차를 갖지 않는 상태로 트렌치 분리막(21)이 남겨지므로 도 1g에서 질화막(15)을 제거한 후 트렌치 분리막(21)과 산화막(13)는 높은 단차를 갖는다. 이와 같은 질화막(15)과 트렌치 분리막(21)의 높은 단차는 이후 등방성 식각이 이루어지는 습식 세정 공정에서 트렌치 분리막(21)의 측벽이 손실되는 요인으로 작용하여 STI 언더컷 현상을 심화시키는 문제점이 있었다.
본 발명은 이와 같은 종래의 문제점을 해결하기 위하여 제안한 것으로, 그 목적하는 바는 트렌치에 산화 물질을 갭필한 후에 포토레지스트 패터닝을 하여 트렌치 산화막을 식각함으로써 이후 세정 공정에서의 STI 언더컷 발생을 방지하여 소자의 전기적 특성이 향상되도록 하는 데 있다.
이와 같은 목적을 실현하기 위한 본 발명에 따른 반도체 소자의 트렌치 형성 방법은, 실리콘 기판상에 산화막과 질화막을 순차 적층하는 제 1 단계와, 상기 질화막 상부에 포토레지스트층을 형성한 후 상기 포토레지스트층을 패터닝하여 식각하고자 하는 부분을 노출시키는 포토레지스트 패턴을 형성하는 제 2 단계와, 상기 포토레지스트층을 식각 마스크로 하여 상기 실리콘 기판에 트렌치를 형성하는 제 3 단계와, 상기 포토레지스트층을 제거한 후 세정 공정을 거치며 트렌치를 포함한 구조물 전면에 트렌치 충진 물질을 증착하여 트렌치 분리막을 형성하는 제 4 단계와, 상기 트렌치 분리막의 상부에 포토레지스트층을 형성한 후 상기 포토레지스트층을 패터닝하여 식각하고자 하는 부분을 노출시키는 포토레지스트 패턴을 형성하는 제 5 단계와, 상기 포토레지스트층을 식각 마스크로 하여 상기 트렌치 분리막을 상기 질화막 근처까지 선택적으로 건식 식각하며, 상기 포토레지스트층을 제거한 후 세정 공정을 수행하는 제 6 단계와, 상기 트렌치 분리막의 높이가 상기 질화막의 상단보다 낮아지도록 추가로 식각하고, 상기 질화막을 세정하여 제거하는 제 7 단계를 포함한다.
본 발명의 실시예로는 다수개가 존재할 수 있으며, 이하에서는 첨부한 도면을 참조하여 바람직한 실시예에 대하여 상세히 설명하기로 한다. 이 실시예를 통해 본 발명의 목적, 특징 및 이점들을 보다 잘 이해할 수 있게 된다.
도 2a 내지 도 2i는 본 발명에 따른 반도체 소자의 셀로우 트렌치 분리막 형성 방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 소자간 분리를 위한 트렌치를 형성하고자 하는 실리콘 기판(101)상에 산화막(103)을 형성하며, 산화막(103)상에 질화막(105)을 적층한다. 그 위에 식각 마스크로서 사용할 물질인 포토레지스트를 도포하여 포토레지스트층(107)을 형성한 후 포토레지스트층(107)을 패터닝하여 식각하고자 하는 부분을 노출시키는 포토레지스트 패턴을 형성한다. 여기서, 산화막(103)은 열산화막으로 850∼1000℃ 사이에서 형성하고, 그 두께는 100∼200Å으로 형성하며, 질화막(105)은 LPCVD 기법을 이용하여 800∼2500Å의 두께로 형성하는 것이 바람직하다.
도 2b를 참조하면, 포토레지스트층(107)을 식각 마스크로 하여 질화막(105)과 산화막(103)을 실리콘 기판(101)이 노출될 때까지 선택적으로 건식 식각하며, 실리콘 기판(101)의 노출 부분을 소정 두께로 건식 식각하여 트렌치(T)를 형성한다. 여기서, 트렌치(T)의 깊이는 2000∼5000Å으로 형성하는 것이 바람직하다.
도 2c 및 도 2d를 참조하면, 포토레지스트층(107)을 제거한 후 세정 공정을 거치며, STI 라이너 산화(Liner Oxidation) 공정을 수행, 즉 열공정을 통해 트렌치(T)의 표면을 성장시켜 트렌치 라이너 산화막(109)을 형성한다. 이러한 산화 공정 중 실리콘 기판(101)의 일부가 반응을 일으켜 트렌치(T)의 상부 에지 부분이 라운딩지게 된다.
도 2e를 참조하면, 도 2a 내지 도 2d의 공정을 거친 트렌치(T)를 포함한 구조물 전면에 트렌치 충진(trench filling) 물질을 증착하여 트렌치 분리막(201)을 형성한다. 여기서, 트렌치 분리막(201)은 질화막(105)의 상단보다 500∼3000Å 더 높게 형성하는 것이 바람직하다.
도 2f를 참조하면, 트렌치 분리막(201)의 상부에 식각 마스크로서 사용할 물질인 포토레지스트를 도포하여 포토레지스트층(203)을 형성한 후 포토레지스트층(203)을 패터닝하여 식각하고자 하는 부분을 노출시키는 포토레지스트 패턴을 형성한다.
도 2g를 참조하면, 포토레지스트층(203)을 식각 마스크로 하여 트렌치 분리막(201)을 질화막(105) 근처까지 선택적으로 건식 식각하며, 포토레지스트층(203)을 제거한 후 세정 공정을 수행한다. 여기서, 트렌치 분리막(201)은 질화막(105)의 상단을 기준으로 +1000∼-200Å으로 형성하는 것이 바람직하다.
도 2h를 참조하면, 트렌치 분리막(201)의 높이가 질화막(105)의 상단보다 낮아지도록 추가로 식각하여 트렌치 분리막(201)과 산화막(103)의 단차를 최소화하고, STI 구조를 만드는데 사용된 질화막(105)을 인산 등과 같은 세정액으로 세정하여 질화막(105)을 제거한다. 이때 질화막(105) 위에 잔존하는 트렌치 분리막(201)은 리프트 오프되어 제거된다. 여기서, 질화막(105)이 제거된 후에 트렌치 분리막(201)의 높이는 산화막(103)보다 0∼1000Å 더 높게 유지되는 것이 바람직하다.
도 2i를 참조하면, 이온 주입 등의 여러 공정을 거친 후 게이트 산화막을 성장시키기 전 사전 세정 공정을 진행한다.이와 같은 본 발명에서는 질화막(105) 상부의 트렌치 분리막(201)을 제거하기 위하여 건식 식각 공정을 이용하므로 CMP 공정을 이용하는 종래 기술과는 달리 트렌치 분리막(201)에 평탄화에 의한 스트레스가 발생되지 않는다. 또한 도 2h에서 질화막(105)을 제거하기 전에 트렌치 분리막(201)을 추가 식각하여 종래 기술과는 달리 트렌치 분리막(201)과 산화막(103)의 단차를 최소화함으로써 등방성 식각이 이루어지는 이후의 습식 세정 공정에서 트렌치 분리막(201)의 측벽 손실을 최소화한다. 따라서 본 발명에서는 도 2i와 같이 후속 세정 공정을 진행한 이후에도 도 1h와는 달리 트렌치 상단의 가장자리 영역에서 STI 언더컷 현상이 발생하지 않는다.
전술한 바와 같이 본 발명은 트렌치에 산화 물질을 갭필한 후에 포토레지스트 패터닝을 하여 트렌치 산화막을 식각함으로써 이후 세정 공정에서의 STI 언더컷 발생을 방지하여 소자의 전기적 특성이 향상되며 수율이 향상되는 효과가 있다.
도 1a 내지 도 1h는 종래 기술에 따른 반도체 소자의 셀로우 트렌치 분리막 형성 방법을 설명하기 위한 소자의 단면도,
도 2a 내지 도 2i는 본 발명에 따른 반도체 소자의 셀로우 트렌치 분리막 형성 방법을 설명하기 위한 소자의 단면도,

Claims (4)

  1. 실리콘 기판상에 산화막과 질화막을 순차 적층하는 제 1 단계와,
    상기 질화막 상부에 포토레지스트층을 형성한 후 상기 포토레지스트층을 패터닝하여 식각하고자 하는 부분을 노출시키는 포토레지스트 패턴을 형성하는 제 2 단계와,
    상기 포토레지스트층을 식각 마스크로 하여 상기 실리콘 기판에 트렌치를 형성하는 제 3 단계와,
    상기 포토레지스트층을 제거한 후 세정 공정을 거치며 트렌치를 포함한 구조물 전면에 트렌치 충진 물질을 증착하여 트렌치 분리막을 형성하는 제 4 단계와,
    상기 트렌치 분리막의 상부에 포토레지스트층을 형성한 후 상기 포토레지스트층을 패터닝하여 식각하고자 하는 부분을 노출시키는 포토레지스트 패턴을 형성하는 제 5 단계와,
    상기 포토레지스트층을 식각 마스크로 하여 상기 트렌치 분리막을 상기 질화막 근처까지 선택적으로 건식 식각하며, 상기 포토레지스트층을 제거한 후 세정 공정을 수행하는 제 6 단계와,
    상기 트렌치 분리막의 높이가 상기 질화막의 상단보다 낮아지도록 추가로 식각하고, 상기 질화막을 세정하여 제거하는 제 7 단계를 포함하는 반도체 소자의 셀로우 트렌치 분리막 형성 방법.
  2. 제 1 항에 있어서, 상기 제 3 단계는
    상기 트렌치 형성 이후에 열공정을 통해 상기 트렌치의 표면을 성장시켜 트렌치 라이너 산화막을 형성하는 STI 라이너 산화 공정을 더 포함하며,
    상기 산화 공정 중 상기 실리콘 기판의 일부가 반응을 일으켜 상기 트렌치의 상부 에지 부분이 라운딩 가공되는 것을 특징으로 한 반도체 소자의 셀로우 트렌치 분리막 형성 방법.
  3. 제 1 항에 있어서, 상기 제 6 단계는,
    상기 트렌치 분리막을 상기 질화막의 상단을 기준으로 +1000∼-200Å으로 형성하는 것이 특징으로 한 반도체 소자의 셀로우 트렌치 분리막 형성 방법.
  4. 제 1 항에 있어서, 상기 제 7 단계는,
    상기 질화막이 제거된 후에 상기 트렌치 분리막의 높이가 상기 산화막보다 0∼1000Å 더 높게 유지되게 형성하는 것이 특징으로 한 반도체 소자의 셀로우 트렌치 분리막 형성 방법.
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