KR20040108193A - 반도체 소자의 소자 분리막 형성 방법 - Google Patents
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Abstract
본 발명은 트렌치 상부의 트랩 사이트를 제거함으로써, 트랩 사이트에서의 전자 포획에 따른 소자의 특성 열화를 방지하기 위한 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 상기 소자 분리막 형성 방법은 실리콘 기판에 소정 깊이의 트렌치를 형성한 후 상기 트렌치에 측벽 산화막을 형성하는 단계와, 상기 측벽 산화막을 형성한 결과물에 라이너 질화막과 라이너 산화막을 형성하는 단계와, 상기 라이너 산화막을 형성한 결과물에 제 1 필드 산화막을 증착하여 소정 깊이로 트렌치를 매립하는 단계와, 상기 제 1 필드 산화막을 소정 깊이 식각하는 단계와, 상기 트렌치 상부 측벽의 라이너 산화막 및 라이너 질화막을 제거하는 단계와, 상기 라이너 질화막을 제거한 결과물에 제 2 필드 산화막을 증착하는 단계를 포함하여 구성된다.
Description
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 보다 상세하게는 트렌치 상부의 라이너 질화막과 측벽 산화막 사이의 트랩 사이트를 제거함으로써, 트랩 사이트에서의 전자 포획에 따른 소자 특성 열화를 방지하기 위한 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
일반적으로 반도체 기판 상에 트랜지스터와 커패시터등 반도체 소자를 형성하기 위하여 기판에 소자 분리막을 형성함으로써 전기적으로 통전이 가능한 액티브 영역(Active region)과 전기적으로 통전되는 것을 방지하고 소자를 서로 분리하도록 하는 소자분리 영역(Isolation region)을 형성하게 된다.
소자 분리 공정은 크게 반도체 기판에 패드 산화막과 질화막을 형성한 후 마스크 공정으로 질화막을 식각하고 그 식각된 부위에 산화 공정을 진행하여 소자분리막을 형성하는 LOCOS(Local Oxidation of Silicon) 공정과, 반도체 기판에 일정한 깊이를 갖는 트렌치를 형성하고 나서 이 트렌치에 산화 물질을 증착시키고 CMP 공정을 통해 산화막의 불필요한 부분을 식각하여 소자 분리막을 형성하는 STI(Shallow Trench Isolation) 공정이 있다.
LOCOS 공정은 장시간 고온 산화로 인하여 채널저지 이온의 측면 확산 및 측면 산화에 의해 소자의 전기적인 특성을 저하시키는 원인으로 작용하는 버즈 빅(Bird's Beak)이 발생하여 약 0.25㎛ 이하의 공정에는 한계가 있다. 또한 소자 분리막의 깊이를 늘릴때는 과도한 스트레스가 발생하고 평탄성이 좋지 않아 특성을 저하시키는 문제점을 갖고 있다.
LOCOS의 이러한 문제점을 해결하기 위해 현재 0.25㎛ 이하의 미세 공정에서는 소자 분리 형성 방법으로 STI(Shallow Trench Isolation) 공정이 많이 사용되고 있다. 상기 소자 분리 공정시 일반적인 메모리 소자에서는 트렌치 내부에 측벽 산화막과 라이너 질화막을 형성함으로써 후속 열공정에 의한 트렌치과 실리콘 표면의 산소 확산을 방지하게 된다. 이로 인해 트렌치와 실리콘 표면의 스트레스를 감소시켜 소자의 리프레쉬(Refresh) 특성을 개선할 수 있다.
그런데, 이러한 종래 기술에 의한 반도체 소자의 소자 분리막 형성 방법에 의하면, 상기 라이너 질화막과 측벽 산화막 사이에 트랩 사이트가 발생하게 되고, 이 트랩 사이트에서 전자 포획 현상이 발생하여 결국 소자 특성을 열화시키는 문제점이 있었다.
이하에서 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 소자 분리막 형성의 문제점을 자세히 설명한다.
도1a 내지 도1d는 종래 기술에 의한 반도체 소자의 소자 분리막 형성 방법을 나타낸 공정 단면도이다.
우선, 도1a에 도시된 바와 같이 실리콘 기판(100) 상에 패드 산화막(110) 및 패드 질화막(120)을 증착한 후 소정의 감광막 패턴(미도시함)을 이용한 건식 식각 공정으로 상기 패드 질화막(120)을 패터닝한다. 그리고 상기 패터닝된 패드 질화막(120)을 하드 마스크로 패드 산화막(120) 및 실리콘 기판(100)을 식각하여 소정 깊이의 트렌치를 형성한다. 그런 후에 상기 트렌치 측벽에 측벽 산화막(130)을 형성한다.
이어서, 도1b에 도시된 바와 같이 후속 열산화 공정시 유발되는 산소의 확산을 방지하도록 하기 위하여 라이너 질화막(140)을 증착한다.
그런 다음, 도1c에 도시된 바와 같이 갭필 특성이 좋은 예를 들면, HDP 방식으로 트렌치 내부가 충분히 매립 되도록 필드 산화막(150)을 증착하고 나서, 상기 패드 질화막(120)을 연마 정지막으로 이용한 화학 기계적 평탄화 공정을 진행한다.
이후, 인산 용액을 이용한 습식 식각 공정을 진행하여 패드 질화막(120)을 제거하고 세정 공정을 진행하면 도1d와 같은 소자 분리막이 완성이 된다.
그런데, 상기 종래 기술에 의한 STI 공정에 의하면, 도1d에 도시된 바와 같이 측벽 산화막(130)과 라이너 질화막(140)의 계면에 포획 사이트(Trap Site)가 형성되는데, 번인 전압 등의 고전압 또는 전류의 주입에 의해 P+ 접합 영역에서 충돌 이온 효과로 발생한 전자들이 상기 포획 사이트에 포획된다. 이에 따라, 포획된 전자에 의해 실리콘의 빠른 인버젼(Inversion)으로 인해 초기 전류(Standby Current) 증가 등 소자의 특성 열화를 발생하게 되는 문제점이 있었다.
상기와 같은 문제점을 해결하기 위한 본 발명은 트렌치 상부 측벽의 라이너 질화막을 제거하여 트랩 사이트 생성을 방지함으로써, 트랩 사이트에서의 전자 포획에 따른 소자의 특성 열화를 방지할 수 있도록 하는 반도체 소자의 소자 분리막 형성 방법을 제공하기 위한 것이다.
도1a 내지 도1d는 종래 기술에 의한 반도체 소자의 소자 분리막 형성 방법을 나타낸 공정 단면도이다.
도2a 내지 도2d는 본 발명에 의한 반도체 소자의 소자 분리막 형성 방법을 나타낸 공정 단면도이다.
- 도면의 주요부분에 대한 부호의 설명 -
200 : 실리콘 기판 210 : 패드 산화막
220 : 패드 질화막 230 : 측벽 산화막
240 : 라이너 질화막 250 : 라이너 산화막
260 : 제 1 필드 산화막 270 : 제 2 필드 산화막
상기와 같은 목적을 실현하기 위한 본 발명은 실리콘 기판에 소정 깊이의 트렌치를 형성한 후 상기 트렌치에 측벽 산화막을 형성하는 단계와, 상기 측벽 산화막을 형성한 결과물에 라이너 질화막과 라이너 산화막을 형성하는 단계와, 상기 라이너 산화막을 형성한 결과물에 제 1 필드 산화막을 증착하여 소정 깊이로 트렌치를 매립하는 단계와, 상기 제 1 필드 산화막을 소정 깊이 식각하는 단계와, 상기 트렌치 상부 측벽의 라이너 산화막 및 라이너 질화막을 제거하는 단계와, 상기 라이너 질화막을 제거한 결과물에 제 2 필드 산화막을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
상기 본 발명에 의한 반도체 소자의 소자 분리막 형성 방법에서는, 상기 라이너 산화막과 라이너 질화막 제거 공정을 습식 식각 공정으로 동시에 제거함으로써, 트랩 사이트를 제거하여 트랩 사이트에서의 전자 포획에 따른 소자 특성 열화를 방지할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도2a 내지 도2d는 본 발명에 의한 반도체 소자의 소자 분리막 형성 방법을 나타낸 공정 단면도이다.
우선, 도2a에 도시된 바와 같이 실리콘 기판(200) 상에 패드 산화막(210) 및패드 질화막(220)을 증착한 후 소정의 사진 및 식각 공정을 진행하여 패드 질화막(220)을 패터닝한다. 상기 패드 질화막을 하드 마스크로 이용하여 패드 산화막(210)을 식각한 후 실리콘 기판(200)에 소정 깊이의 트렌치를 형성한다.
상기 트렌치 내부에 측벽 산화막(230)을 형성한 후 라이너 질화막(240)과 라이너 산화막(250)을 순차로 증착한다.
그런 다음, 도2b에 도시된 바와 같이 HDP, SOG 또는 LPTEOS와 같은 계열을 산화막을 증착하여 제 1 필드 산화막(260)을 형성한다. 이때, 상기 제 1 필드 산화막(260)은 상기 트렌치의 상부 실리콘 기판 표면에서 20~1000Å 깊이까지 증착한다.
그리고 나서, 도2c에 도시된 바와 같이 습식 식각 공정을 진행하여 제 1 필드 산화막(260) 일부를 제거한 후, 트렌치 상부 측벽의 라이너 산화막(240) 및 라이너 질화막(250)을 제거한다. 이때, 상기 라이너 산화막과 라이너 질화막은 습식 식각 공정으로 동시에 제거하거나, 라이너 산화막을 습식 식각으로 제거한 후 후속 제 2 필드 산화막 증착 공정시에, 파워를 조절하여 라이너 질화막을 제거할 수 있다.
이후, 상기 트렌치가 충분히 매립되도록 제 2 필드 산화막(270)을 증착하고 평탄화 공정을 진행하여 도2d와 같이 필드 산화막(270)을 완성한다.
이와 같이 본 발명에 의한 반도체 소자의 소자 분리막 형성 방법에 따르면, 트렌치 상부의 라이너 질화막을 제거하여 트랩 사이트를 발생을 원천 방지함으로써, 트랜 사이트에서의 전자 포획에 따른 소자 특성 열화를 방지할 수 있다.
상기한 바와 같이 본 발명은 트렌치 상부의 라이너 질화막 및 라이너 산화막을 제거하여 트렌치 상부의 트랩 사이트를 제거함으로써 트랩 사이트에서의 전자 포획 현상을 방지하여 P+ to P+ 소자 분리 영역의 열화를 방지하여 소자의 신뢰성을 향상시킬 수 있는 이점이 있다.
Claims (3)
- 실리콘 기판에 소정 깊이의 트렌치를 형성한 후 상기 트렌치에 측벽 산화막을 형성하는 단계와,상기 측벽 산화막을 형성한 결과물에 라이너 질화막과 라이너 산화막을 형성하는 단계와,상기 라이너 산화막을 형성한 결과물에 제 1 필드 산화막을 증착하여 소정 깊이로 트렌치를 매립하는 단계와,상기 제 1 필드 산화막을 소정 깊이 식각하는 단계와,상기 트렌치 상부 측벽의 라이너 산화막 및 라이너 질화막을 제거하는 단계와,상기 라이너 질화막을 제거한 결과물에 제 2 필드 산화막을 증착하는 단계를포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1항에 있어서,상기 라이너 산화막과 라이너 질화막 제거 공정은 습식 식각 공정으로 동시에 제거하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1항에 있어서,상기 제 1 및 제 2 필드 산화막은 HDP, SOG 또는 LPTEOS 중 어느 하나의 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
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