KR100469761B1 - 소자분리막 형성 방법 - Google Patents

Abstract

본 발명은 본 발명은 패드 산화막과 패드 질화막 사이에 패드 폴리실리콘막을 형성한 후 트렌치 사이드월 산화 공정시 폴리실리콘막의 산화가 용이하도록 폴리실리콘막에 이온 주입을 실시한 후 라운딩 산화 공정을 실시함으로써 모트의 발생을 억제하고 막과 막 사이의 스트레스를 감소시킬 수 있는 이점이 있다.

Description

소자분리막 형성 방법{METHOD FOR FORMING OF ISOLATION}

본 발명은 STI 트렌치 형성 공정중 트렌치 사이드월 산화 공정에서 패드 폴리실리콘막의 산화를 통하여 STI 트렌치 탑 코너에서의 라운딩 특성 개선과 모트 발생을 억제하기 위한 소자분리막 형성 방법에 관한 것이다.

일반적으로, 반도체기판 상에 반도체소자, 예를 들어 트랜지스터 및 커패시터 등을 형성하기 위하여 기판에 소자분리막을 형성함으로써 전기적으로 통전이 가능한 활성영역(active region)과 전기적으로 통전되는 것을 방지하고 소자를 서로 분리하도록 하는 소자분리영역(isolation region)을 구분하고 있다.

이와 같이, 소자를 분리시키기 위한 소자 분리공정은 크게 LOCOS공정(Local Oxidation of Silicon)이 있으며, 또 상기LOCOS공정을 개선한 PBL(Poly Buffered LOCOS)공정 등이 있다. 일반적으로 LOCOS공정은 반도체기판에 패드산화막과 질화막을 마스킹공정으로 질화막을 식각하고 그 식각된 부위에 산화 공정을 실시하여 소자분리막을 형성하고, PBL 공정은 패드산화막과 질화막 사이에 버퍼역할을 하는 폴리실리콘막을 개재하여 소자분리막을 형성하는 것이다.

하지만, 최근의 반도체 기술은 소자의 고집적화 및 저전력화를 달성하기 위해 약 0.25㎛ 정도의 소자 분리 기술까지 요구함에 따라 이 LOCOS 공정을 이용한 소자 분리 방법으로는 한계가 있었다. 예컨대, 마스크 패턴인 패드산화막과 질화막의응력으로 인하여, 산화공정시 반도체기판에 결정결함이 발생하여 누설전류가 증가하고, 또한 장시간의 고온산화로 인하여 채널 저지이온의 측면확산 및 측면산화에 의해 소자의 전기적 특성을 저하시키는 원인으로 작용하는 버즈비크(bird'sbeak)가 발생하게 되었다.

이와 같은 LOCOS 방법의 한계로 인하여, 현재에는 미세한 좁은 부위에도 쉽게 소자분리할 수 있도록 좁은 폭과 깊은 깊이로 반도체기판 내에 트렌치(trench)를 형성하는 트렌치구조의 소자분리 공정이 사용되고 있으며, 이를 개선한 STI 공정(Shallow Trench Isolation) 또한 많이 사용되고 있다.

이 공정은 반도체기판에 필드 영역을 식각하는 기술을 이용하여 일정한 깊이를 갖는 트렌치를 형성하고서 이 트렌치에 사이드월 산화 공정을 통해 식각 공정에 의한 손상을 보상하고 트렌치 탑 코너(Top corner)를 라운딩시키는 역할을 한다.

그러나, 현재의 공정 조건으로는 트렌치 탑 코너에서의 라운딩은 공정상의 한계를 가지며 취약한 구조적 특성을 보인다. 또한, 트렌치 탑코너 에서의 모트 발생으로 인해 소자의 신뢰성이 저하되고 GOI 특성에서 열화되는 문제점이 있었다.

상기와 같은 문제점을 해결하기 위한 본 발명은 패드 산화막과 패드 질화막 사이에 패드 폴리실리콘막을 형성한 후 트렌치 사이드월 산화 공정시 폴리실리콘막의 산화가 용이하도록 폴리실리콘막에 이온 주입을 실시한 후 라운딩 산화 공정을 실시함으로써 모트의 발생을 억제하고 막과 막 사이의 스트레스를 감소시키기 위한 소자분리막 형성 방법을 제공하는 것이다.

도1a 내지 도1i는 본 발명에 의한 소자 분리막 형성 방법을 나타낸 단면도들이다.

- 도면의 주요부분에 대한 부호의 설명 -

100 : 반도체 기판 101 : 패드 산화막

102 : 패드 폴리실리콘막 103 : 패드 질화막

104 : 포토레지스트 패턴 105 : 라운딩 산화막

106 : HDP 산화막

상기와 같은 목적을 실현하기 위한 본 발명은 실리콘 기판 상에 표면 산화에 의해 패드 산화막을 형성한 후 패드 폴리 실리콘막을 증착하는 단계와, 상기 패드 폴리실리콘막의 표면에서 2/3~5/6 지점까지 F 이온을 주입하는 단계와, 상기 패드 폴리실리콘막 상부에 CMP 정지막으로 사용되는 패드 질화막을 증착하는 단계와, 상기 패드 질화막 상부에 소자의 액티브 영역과 필드 영역을 정의하기 위해 포토레지스트 패턴을 형성하는 단계와, 상기 포토레스트 패턴을 마스크로 실리콘 기판을 식각하여 트렌치를 형성한 후 포토레지스트 패턴을 제거하는 단계와, 상기 트렌치가 형성된 결과물에 전세 공정 및 세정 공정을 진행하는 단계와, 상기 세정 공정을 진행한 결과물에 1000~1200℃의 건식 산화 분위기로 라운딩 산화 공정을 진행하는 단계와, 상기 라운딩 산화 공정을 진행한 결과물에 HDP 산화막을 증착한 후 어닐링 공정을 진행하는 단계와, 상기 HDP 산화막을 증착한 결과물을 CMP 공정을 통해 평탄화하는 단계와, 상기 CMP 공정 후 패드 질화막 및 패드 폴리실리콘막을 제거하는 단계를 포함하는 것을 특징으로 하는 소자분리막 형성 방법에 관한 것이다.

상기 패드 산화막은 50~200Å의 두께로 형성하는 것을 특징으로 한다.

상기 패드 폴리실리콘막은 500~1000Å의 두께로 증착하는 것을 특징으로 한다.

상기 라운딩 산화 공정은 50~150Å의 두께로 산화막을 형성하는 것을 특징으로 한다.

상기 전세 공정은 NH₄OH : H₂O₂: H₂O = 1:5:50의 SC-1 용액을 이용하여 50℃로 10분간 진행하고, 세정 공정은 HF :H₂O = 99:1의 용액에서 180초간 실시하는 것을 특징으로 한다.

상기 HDP 산화막 어닐링 공정은 1000~1200℃의 온도의 N₂분위기에서 실시하는 것을 특징으로 한다.

상기 CMP 평탄화는 정지막인 패드 질화막이 0~50% 제거되도록 실시하는 것을 특징으로 한다.

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.

도1a 내지 도1i는 본 발명에 의한 소자 분리막 형성 방법을 나타낸 단면도들이다.

도1a를 참조하면, 실리콘 기판(100) 상에 표면 산화에 의해 패드 산화막(101)을 140Å의 두께로 형성한 후 패드 폴리 실리콘막(102)을 1200Å의 두께로 증착한다.

이때, 상기 패드 산화막은 실리콘 기판(100)과 후속 공정에서 증착되는 패드 질화막의 스트레스 완화용이고, 상기 패드 폴리 실리콘막(102)은 실리콘 기판(100)과 후속 공정에서 증착되는 패드 질화막의 스트레스 완화용 버퍼로 사용되는 것으로, 패드 질화막과 선택적인 산화막 일어나도록 한다.

도1b를 참조하면, 패드 폴리실리콘막(102)의 산화 속도를 증가시키며 산화되는 두께 조정이 가능하고 산화되는 프로파일을 조정하기 위해 F 이온 주입을 실시한다.

이때, 상기 F 이온 주입 공정은 패드 폴리실리콘막(102)의 표면에서 2/3 ~ 5/6 지점까지 주입시킨다.

도1c를 참조하면, 패드 폴리실리콘막(102) 상부에 패드 질화막(103)을 증착하는데, 이때 패드 질화막(103)은 후속 CMP 공정시 정지막으로 작용한다.

도1d를 참조하면, 소자의 액티브 영역과 필드 영역을 정의하기 위해 포토레지스트 패턴(104)을 형성한다.

도1e를 참조하면, 포토레스트 패턴(104)을 마스크로 실리콘 기판(100)이 3500Å의 두께를 식각하여 트렌치를 형성한 후 포토레지스트 패턴(104)을 제거한다.

도1f를 참조하면, NH₄OH : H₂O₂: H₂O = 1:5:50의 SC-1 용액을 이용하여 50℃로 10분간 전세 공정을 진행한 후 HF :H₂O = 99:1의 용액에서 180초간 세정한다. 이어서 라운딩 산화 공정을 진행하여 산화막(105)을 형성한다.

이때, 라운딩 산화 공정에서 패드 폴리실리콘막(102)은 산화되고 패드 질화막(103)은 산화가 되지 않는 특성을 이용함으로써 필드 산화막의 모양을 보다 싶게 제어 가능하다. 또한, 라운딩 산화 공정은 1000~1200℃의 건식 산화 분위기에서 실시한다.

도1g를 참조하면, HDP 산화막(106)을 6000Å의 두께로 증착한 후 1000℃의N₂분위기에서 30분간 어닐링 공정을 진행한다.

도1h를 참조하면, CMP 공정을 통해 패드 질화막(103)이 0~50% 정도 제거되도록 평탄화를 한다.

도1i를 참조하면, 패드 질화막(103) 및 패드 폴리실리콘막(102)를 제거한다.

이와 같이 본 발명은 패드 폴리실리콘 증착후 CMP 정지막 역할을 하는 패드 질화막을 증착하여 CMP 진행후의 균일도 문제를 해결할 수 있으며, 라운딩 산화 공정시 패드 폴리실리콘은 산화가 되지만 패드 질화막은 산화되지 않는 특성을 이용함으로써 필드 산화막의 모양을 보다 싶게 제어 가능하다.

상기한 바와 같이 본 발명은 패드 산화막과 패드 질화막 사이에 패드 폴리실리콘막을 형성한 후 트렌치 사이드월 산화 공정시 폴리실리콘막의 산화가 용이하도록 폴리실리콘막에 이온 주입을 실시한 후 라운딩 산화 공정을 실시함으로써 모트의 발생을 억제함으로써 접합 누설 전류 발생을 감소시키고 GOI(Gate Oxide Integrity) 열화를 방지하여 소자의 전기적인 특성을 향상시킬 수 있는 이점이 있다.

또한, 트렌치 에지 부분에서 나타나는 게이트 산화막의 Thinning 현상을 억제하여 소자의 안정적인 동작 전압을 나타내는 이점이 있다.

Claims (10)

1. 실리콘 기판 상에 표면 산화에 의해 패드 산화막을 형성한 후 패드 폴리 실리콘막을 증착하는 단계와,

   상기 패드 폴리실리콘막의 표면에서 2/3~5/6 지점까지 F 이온을 주입하는 단계와,

   상기 패드 폴리실리콘막 상부에 CMP 정지막으로 사용되는 패드 질화막을 증착하는 단계와,

   상기 패드 질화막 상부에 소자의 액티브 영역과 필드 영역을 정의하기 위해 포토레지스트 패턴을 형성하는 단계와,

   상기 포토레스트 패턴을 마스크로 실리콘 기판을 식각하여 트렌치를 형성한 후 포토레지스트 패턴을 제거하는 단계와,

   상기 트렌치가 형성된 결과물에 전세 공정 및 세정 공정을 진행하는 단계와,

   상기 세정 공정을 진행한 결과물에 1000~1200℃의 건식 산화 분위기로 라운딩 산화 공정을 진행하는 단계와,

   상기 라운딩 산화 공정을 진행한 결과물에 HDP 산화막을 증착한 후 어닐링 공정을 진행하는 단계와,

   상기 HDP 산화막을 증착한 결과물을 CMP 공정을 통해 평탄화하는 단계와

   상기 CMP 공정 후 패드 질화막 및 패드 폴리실리콘막을 제거하는 단계를

   포함하는 것을 특징으로 하는 소자분리막 형성 방법.
2. 제 1항에 있어서, 상기 패드 산화막은 50~200Å의 두께로 형성하는 것을 특징으로 하는 소자분리막 형성 방법.
3. 제 1항에 있어서, 상기 패드 폴리실리콘막은 500~1000Å의 두께로 증착하는 것을 특징으로 하는 소자분리막 형성 방법.
4. 삭제
5. 제 1항에 있어서, 상기 라운딩 산화 공정은 50~150Å의 두께로 산화막을 형성하는 것을 특징으로 하는 소자분리막 형성 방법.
6. 제 1항에 있어서, 상기 전세 공정은 NH₄OH : H₂O₂: H₂O = 1:5:50의 SC-1 용액을 이용하여 50℃로 10분간 진행하고, 세정 공정은 HF :H₂O = 99:1의 용액에서 180초간 실시하는 것을 특징으로 하는 소자분리막 형성 방법.
7. 제 1항에 있어서, 상기 HDP 산화막 어닐링 공정은 1000~1200℃의 온도의 N₂분위기에서 실시하는 것을 특징으로 하는 소자분리막 형성 방법.
8. 제 1항에 있어서, 상기 CMP 평탄화는 정지막인 패드 질화막이 0~50% 제거되도록 실시하는 것을 특징으로 하는 소자분리막 형성 방법.
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