KR20010058454A - 반도체장치의 트렌치 구조의 소자분리막 형성방법 - Google Patents

반도체장치의 트렌치 구조의 소자분리막 형성방법 Download PDF

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Abstract

본 발명은 반도체장치의 트렌치 구조의 소자분리막 형성방법에 관한 것으로서, 특히 그 제조 방법은 기판에 패드 산화막 및 질화막을 적층하고, 소자분리 마스크 공정 및 식각 공정으로 질화막 및 패드 산화막을 식각하고 기판을 소정 깊이 식각해서 트렌치를 형성한 후에, 습식 식각공정으로 질화막 패턴을 소정 부분 식각하되, 트렌치 에지부분의 패드 산화막이 드러나도록 식각하고, 트렌치 에지부분에 채널 문턱 조절용 불순물과 동일한 도전형 불순물로 도핑하고, 트렌치 내부에 갭필 산화막을 매립하고 그 표면을 평탄화한 후에 질화막 패턴을 제거하고 세정공정을 실시하여 소자분리막을 형성한다. 이에 따라, 본 발명은 소자분리막 에지에 전계가 집중되어 발생하는 트랜지스터의 험프 현상과 열화를 미연에 방지할 수 있다.

Description

반도체장치의 트렌치 구조의 소자분리막 형성방법{Method of manufacturing trench type isolation layer in semiconductor device}
본 발명은 반도체장치의 소자분리막 형성방법에 관한 것으로서, 특히, 소자분리막의 에지부분에서 발생하는 모트(moat)현상을 개선할 수 있는 반도체장치의 트렌치 구조의 소자분리막 형성방법에 관한 것이다.
일반적으로, 반도체기판 상에 반도체소자, 예를 들어 트랜지스터 및 커패시터 등을 형성하기 위하여 기판에 소자분리막을 형성함으로써 전기적으로 통전이 가능한 활성영역(active region)과 전기적으로 통전되는 것을 방지하면서 소자를 서로 분리하도록 하는 비활성 영역인 소자분리영역(isolation region)을 구분하고 있다.
이와 같이, 소자를 분리시키기 위한 소자 분리공정은 통상적으로 많이 알려진 LOCOS공정(LOCal Oxidation of Silicon)이 있다. 이는 반도체기판에 패드 산화막과 질화막을 적층한 후에, 이들 막을 선택 식각하고, 산화 공정을 실시하여 그 식각된 부위에 드러난 기판에 소자분리막을 형성하는 것이다.
하지만, 최근의 반도체 기술은 소자의 고집적화 및 저전력화를 달성하기 위해 약 0.25㎛ 정도의 소자 분리 기술까지 요구함에 따라 상기 LOCOS 공정을 이용한 소자 분리 방법으로는 한계가 있었다. 예컨대, 마스크 패턴인 패드 산화막과 질화막의 응력으로 인하여, 산화공정시 반도체기판에 결정결함이 발생하여 누설전류가 증가하고, 또한 장시간의 고온산화로 인하여 채널저지이온의 측면확산 및 측면산화에 의해 소자의 전기적 특성을 저하시키는 원인으로 작용하는 버즈비크(bird's beak)가 발생하게 되었다.
그리고, 상기 LOCOS공정시 발생하는 소자분리막의 버즈비크 현상을 개선한 PBL(Poly Buffered LOCOS)공정이 있는데, 이는 패드 산화막과 질화막 사이에 버퍼역할을 하는 폴리실리콘막을 개재하여 소자분리막을 형성하는 것이다.
그러나, 이 PBL 공정 또한 LOCOS와 마찬가지로 고집적 반도체장치의 소자분리영역을 형성하는데 한계가 있었다.
현재에는 새로운 소자분리기술의 필요성과 식각 기술의 발달로 미세한 좁은 부위, 예컨대 폭 1Å이하, 깊이가 수십 내지 수백Å 정도의 트렌치(trench) 구조의 소자분리 기술이 나오게 되었다. 이 트렌치를 이용한 소자분리기술은 종래의 LOCOS 기술에 비해 80%에 가까운 소자분리영역의 축소가 가능해졌다.
더욱이, 최근에는 웨이퍼기판에 가해지는 스트레스를 크게 줄이면서 트렌치 소자분리막의 문제점을 개선한 STI(Shallow Trench Isolation) 공정이 등장하게 되었다. 이 STI 공정은 반도체기판에 일정한 깊이를 갖는 트렌치를 형성하고서 이 트렌치에 산화물질을 증착키고서 화학기계적 연마공정(chemical mechanical polishing:)으로 이 산화막의 불필요한 부분을 식각해서 반도체기판에 소자분리막을 형성하는 것이다.
도 1a 내지 도 1e는 종래 기술에 의한 반도체장치의 STI 구조의 소자분리막을 형성하는 제조 공정을 순서적으로 나타낸 단면도들로서, 이를 참조하면 STI 구조의 소자분리막 형성방법은 다음과 같다.
우선, 도 1a에 나타난 바와 같이, 반도체기판으로서 실리콘기판(10) 상부에 얇은 두께의 패드 산화막(12)과 이보다 두꺼운 두께의 질화막(14)을 순차적으로 적층하고, 소자 분리용 마스크를 이용한 사진 공정을 실시하여 질화막(14) 상부에 포토레지스트 패턴(16)을 형성한다.
그리고, 도 1b에 도시된 바와 같이, 식각 공정으로 상기 포토레지스트 패턴(16)에 맞추어 질화막(14) 및 패드 산화막(12)을 패터닝한 후에 개방된 기판(10) 내에 2000∼8000Å정도의 깊이로 트렌치(18)를 형성한다. 그리고, 상기 포토레지스트 패턴(16)을 제거한다.
그리고, 도 1c에 도시된 바와 같이, 상기 결과물에 트렌치(18) 내부를 충분히 매립할 정도의 두께로 갭필 산화막(20)을 증착한다. 그리고, 화학기계적 연마공정을 실시하여 트렌치 영역의 갭필 산화막(20) 표면을 질화막 패턴(14)이 드러날때까지 연마한다.
그 다음, 도 1d에 도시된 바와 같이, 전면 식각 공정으로 갭필 산화막(20)을 질화막 패턴(14)보다 낮게 식각한다.
그 다음, 도 1e에 도시된 바와 같이, 질화막(14)을 선택적으로 제거하고, 세정 공정을 실시하여 기판의 패드 산화막(12)을 제거함으로써 소자분리 영역(ISO)을 정의하는 STI 구조의 소자분리막(20')을 완성한다.
한편, 종래 기술에 의한 STI형 소자 분리막 제조 공정은 질화막 패턴(14')을 제거할 때 소자분리막이 될 산화막의 에지부분이 과도하게 식각되는 모트 현상이 발생하게 된다. 이러한 모트 현상이 발생된 기판의 트랜지스터는 소자분리막 에지부분에서 전기장이 집중되어 문턱 전압이 낮은 트랜지스터의 특성이 기존 트랜지스터의 특성과 겹치는 험프(hump) 현상이 발생하게 되는 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 습식 식각 공정으로 질화막 패턴의 측면을 일부 제거하고 기판의 활성 영역에지에 채널 문턱 조절용 불순물과 동일한 불순물을 도핑함으로써 소자분리막 에지에 전계가 집중되어 발생하는 트랜지스터의 험프 현상과 열화를 미연에 방지할 수 있는 반도체소자의 트렌치 구조의 소자분리막 형성방법을 제공하는데 있다.
도 1a 내지 도 1e는 종래 기술에 의한 반도체장치의 STI 구조의 소자분리막을 형성하는 제조 공정을 순서적으로 나타낸 단면도들이고,
도 2a 내지 도 2f는 본 발명에 따른 반도체장치의 STI 구조의 소자분리막을 형성하는 제조 공정을 순서적으로 나타낸 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 실리콘기판 102 : 패드 산화막
104 : 질화막 106 : 포토레지스트 패턴
108 : 트렌치 104a : 식각된 질화막 패턴
110 : 갭필 산화막 112 : 소자분리막
ISO : 소자분리 영역
상기 목적을 달성하기 위하여 본 발명은 반도체기판에 소자의 활성 영역과 비활성 영역을 구분하는 트렌치구조의 소자분리막을 형성함에 있어서, 기판에 패드 산화막 및 질화막을 순차적으로 적층하는 단계와, 소자분리 마스크 공정 및 식각 공정으로 질화막 및 패드 산화막을 식각하고 기판을 소정 깊이 식각해서 트렌치를 형성하는 단계와, 트렌치가 형성된 기판에 습식 식각공정으로 질화막 패턴을 소정 부분 식각하되, 트렌치 에지부분의 패드 산화막이 드러나도록 식각하는 단계와, 트렌치 에지부분에 채널 문턱 조절용 불순물과 동일한 도전형 불순물로 도핑하는 단계와, 트렌치 내부에 갭필 산화막을 매립하고 그 표면을 평탄화하는 단계와, 질화막 패턴을 제거하고 세정공정을 실시하여 소자분리막을 형성하는 단계를 포함한다.
본 발명에 따르면, 기판에 트렌치를 식각한 후에 트렌치 식각 블록킹용으로 사용되는 질화막 패턴 측면을 일부분 제거하고 기판의 활성 영역에지에 채널 문턱 조절용 불순물과 동일한 불순물을 도핑함으로써 이후 소자 동작시 소자분리막 에지부분에 집중되는 전계가 분산되어 소자의 전기적 특성을 향상시킨다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세히 설명하고자 한다.
도 2a 내지 도 2f는 본 발명에 따른 반도체장치의 STI 구조의 소자분리막을 형성하는 제조 공정을 순서적으로 나타낸 단면도들로서, 이를 참조하면 본 발명의 실시예는 다음과 같다.
우선, 도 2a에 도시된 바와 같이, 반도체기판으로서 실리콘기판(100) 상부에 얇은 두께의 패드 산화막(102) 및 이보다 두꺼운 두께의 질화막(104)을 순차적으로 적층한다. 그리고, 소자 분리용 마스크를 이용한 사진 공정을 실시하여 질화막(104) 상부에 포토레지스트 패턴(106)을 형성한다.
그 다음, 도 2b에 도시된 바와 같이, 식각 공정으로 상기 포토레지스트 패턴(106)에 맞추어 질화막(104) 및 패드 산화막(102)을 식각한 후에 개방된 기판(100)을 2000∼8000Å정도의 깊이로 식각해서 기판 내에 트렌치(108)를 형성한다. 그리고, 포토레지스트 패턴(106)을 제거한다.
그리고, 도 2c에 도시된 바와 같이, 이후 형성될 소자분리막의 모트 현상을 방지하고 소자분리막의 에지에 걸리는 전계를 분산하기 위하여 다음과 같은 공정을 진행한다. 먼저, 트렌치(108)가 형성된 기판에 습식 식각공정으로 질화막 패턴(104)을 소정 부분 식각하되, 트렌치 에지부분의 패드 산화막이 드러나도록 식각한다. 상기 습식 식각 공정에 의해 식각된 질화막패턴(104a)은 수평 및 수직 방향, 즉 등방성으로 식각된다. 그 다음, 기판에 채널 문턱 조절용 불순물과 동일한 도전형 불순물로 도핑해서, 트렌치 상단 에지부분의 기판, 즉 소자의 활성 영역 에지쪽에 채널 문턱 조절용 불순물을 주입한다. 이러한 이온 주입 공정에 의해 소자분리막의 모트 현상으로 인한 트랜지스터가 정상치보다 먼저 턴온되는 험프 현상을 방지할 수 있다.
이어서, 도 2d에 도시된 바와 같이, 트렌치(108) 내부를 충분히 매립할 정도의 두께로 갭필 산화막(110)을 증착한다. 이때, 갭필 산화막(110)은 갭필 특성이 우수한 O3-TEOS(TetraEtlyOrthoSilicate) 또는 BPSG(BoroPhosphoSilicateGlass)를 이용한다.
그 다음, 도 2e에 도시된 바와 같이, 화학기계적 연마공정을 실시하여 트렌치 영역의 갭필 산화막(110) 표면을 질화막 패턴(104a)이 드러날때까지 연마한다. 그리고, 전면 식각공정으로 연마된 갭필 산화막(110')을 일정량 식각한다.
그 다음, 도 2f에 도시한 바와 같이, 질화막 패턴(104a)을 제거하고, 세정 공정을 실시하여 기판의 패드 산화막(102')을 제거함으로써 소자분리 영역(ISO)과 활성 영역(A)을 구분하는 STI 구조의 소자분리막(112)을 완성한다.
그러므로, 본 발명의 STI 구조의 소자분리막 제조 방법은 소자의 활성 영역 에지쪽에 채널 문턱 조절용 불순물과 동일한 형태의 불순물이 주입되어 소자분리막(112)의 에지에 고전계가 인가되더라도 이를 반전하는 불순물층에 의해 소자분리막 에지에서의 모트 현상을 방지할 수 있다.
따라서, 상기한 바와 같이, 본 발명에 따른 반도체장치의 트렌치 구조의 소자분리막 형성방법을 이용하면 기판에 트렌치를 식각한 후에 트렌치 식각 블록킹용으로 사용되는 질화막 패턴 측면을 일부분 제거하고 기판의 활성 영역에지에 채널 문턱 조절용 불순물과 동일한 불순물을 도핑함으로써 이후 소자 동작시 소자분리막 에지부분에 집중되는 전계가 분산되어 소자의 전기적 특성을 향상시킨다. 즉, 본 발명은 소자분리막 에지에 전계가 집중되어 발생하는 트랜지스터의 험프 현상을 줄일 수 있으며 기판의 활성 영역에 형성될 트랜지스터의 누설 전류를 줄일 수 있는 이점이 있다.

Claims (2)

  1. 반도체기판에 소자의 활성 영역과 비활성 영역을 구분하는 트렌치구조의 소자분리막을 형성함에 있어서,
    상기 기판에 패드 산화막 및 질화막을 순차적으로 증착하는 단계;
    소자분리 마스크 공정 및 식각 공정으로 상기 질화막 및 패드 산화막을 식각하고 기판을 소정 깊이 식각해서 트렌치를 형성하는 단계;
    상기 트렌치가 형성된 기판에 습식 식각공정으로 상기 질화막 패턴을 소정 부분 식각하되, 상기 트렌치 에지부분의 패드 산화막이 드러나도록 식각하는 단계;
    상기 트렌치 에지부분에 채널 문턱 조절용 불순물과 동일한 도전형 불순물로 도핑하는 단계;
    상기 트렌치 내부에 갭필 산화막을 매립하고 그 표면을 평탄화하는 단계; 및
    상기 질화막 패턴을 제거하고 세정공정을 실시하여 소자분리막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체장치의 트렌치 구조의 소자분리막 형성방법.
  2. 제 1항에 있어서, 상기 갭필 산화막은 O3-TEOS 또는 BPSG인 것을 특징으로 하는 반도체장치의 트렌치 구조의 소자분리막 형성방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030058631A (ko) * 2001-12-31 2003-07-07 주식회사 하이닉스반도체 반도체소자의 소자분리절연막 형성방법
KR100718780B1 (ko) * 2005-04-26 2007-05-16 매그나칩 반도체 유한회사 씨모스 이미지 센서의 제조 방법

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KR20030058631A (ko) * 2001-12-31 2003-07-07 주식회사 하이닉스반도체 반도체소자의 소자분리절연막 형성방법
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