KR20030001941A - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체소자의 제조방법을 개시한다. 이에 의하면, 실리콘기판의 필드영역에 샐로우 트랜치(Shallow Trench)를 형성하고, 상기 샐로우 트랜치를 채우기 위해 실리콘산화막을 상기 실리콘기판의 전면에 두껍게 적층한다. 그런 다음, 상기 샐로우 트랜치 내의 실리콘산화막 내에 질소이온을 이온주입하고, 상기 실리콘산화막을 열처리하여 치밀화함과 아울러 상기 질소이온을 활성화하여 상기 실리콘산화막 내에 실리콘산화질화막을 형성하고, 상기 실리콘산화막을 화학기계연마공정에 의해 평탄화한다. 이때, 상기 질소 이온주입공정 때에 상기 실리콘산화질화막이 상기 실리콘기판의 표면과 동일 레벨로 형성되도록 이온주입에너지를 고려하여야 한다.
따라서, 본 발명은 샐로우 트랜치 내의 실리콘산화막을 그 위의 실리콘산화질화막에 의해 보호하므로 후속의 실리콘산화막 식각공정이 진행되더라도 샐로우 트랜치 내의 실리콘산화막에서의 디벗(Divot) 발생을 방지할 수 있다. 그 결과, 샐로우 트랜치 근처의 소오스/드레인영역의 접합 깊이 감소를 방지하여 접합 누설을 감소시키고 접합 파괴를 방지할 수 있으므로 반도체소자의 품질 저하를 방지하고 수율 저하를 방지할 수 있다.

Description

반도체소자의 제조방법{Method For Manufacturing Semiconductor Devices}
본 발명은 반도체소자의 제조방법에 관한 것으로, 더욱 상세하게는 샐로우 트랜치(Shallow Trench) 내의 실리콘산화막에서의 디벗(Divot) 발생을 방지하여 전기적 특성을 향상시키도록 한 반도체소자의 제조방법에 관한 것이다.
일반적으로, 반도체소자의 격리(Isolation) 기술은 실리콘질화막을 이용한 LOCOS(Local Oxidation of Silicon) 기술이 사용되어 왔다. LOCOS 기술의 단점을보완하기 위한 새로운 격리 기술들이 활발하게 개발되어 왔고 그 중에서 PBL(Poly Buffer LOCOS), R-LOCOS(Recessed LOCOS) 등의 기술이 널리 사용되어 왔다. 이들 기술들은 공정이 복잡하고 실리콘산화막에 의한 채널 영역의 잠식(Bird's Beak)을 근본적으로 감소시킬 수 없어 반도체소자의 고집적화에 한계가 있으며 소자 형성부분과의 단차가 심하게 발생하여 이를 후속 공정에서 평탄화할 필요가 있다. 최근에 들어, 이를 개선한 샐로우 트랜치 격리(Shallow Trench Isolation: STI) 기술이 도입되기 시작하였다. 상기 STI 기술은 종래의 격리 기술에 비하여 소자분리 특성이 우수하고 점유 면적도 작기 때문에 반도체소자의 고집적화에 매우 적합하다.
그러나, STI 구조는 특성이 우수하지만, STI 구조의 형성방법에서는 샐로우 트랜치 상측 가장자리 근처의 실리콘산화막에 디벗(Divot)이 발생하기 쉬운 문제점이 있다.
즉, 기존의 STI 기술에서는 기계화학연마(Chemical Mechanical Polishing) 공정을 실시한 후 스토퍼(Stopper)의 역할을 하는 실리콘질화막(도시 안됨)을 제거하고 나면, 도 1에 도시된 바와 같이, 단결정 실리콘기판(10)의 표면보다 샐로우 트랜치(6) 내의 실리콘산화막(12)의 표면이 높게 위치한다. 상기 실리콘산화막(12)은 통상 저압 화학기상증착공정에 의해 형성된 실리콘산화막으로서 치밀하지 못하다. 이 때문에, 후속의 실리콘산화막 습식공정을 진행하는 경우에 실리콘산화막(12)도 쉽게 등방적으로 식각되므로 디벗(13)이 실리콘산화막(12)의상측 가장자리부를 따라 발생한다. 상기 디벗(13)은 게이트산화막(14)의 성장을 위한 전처리공정 등의 산화막 습식식각공정이 실시되기 때문에 디벗(13)의 형상이 더욱 현저해진다.
이러한 상태에서 게이트산화막(14)과 게이트전극(16)의 패턴이 실리콘기판(10)의 액티브영역 일부분 상에 형성되고, 상기 액티브영역의 나머지 부분 상에 소오스/드레인영역(S/D)이 형성되며, 게이트전극(16) 및 소오스/드레인영역(S/D) 상에 실리사이드층(18)이 형성될 경우에는 최소한 3-4번의 산화막 습식공정이 진행되어야 하므로 디벗(13)의 형상이 더욱 심화되므로 디벗(13)에 인접한 부분의 소오스/드레인영역(S/D)의 접합 깊이가 당초 예정된 접합 깊이보다 훨씬 얕아진다.
또한, 소오스/드레인영역(S/D)의 콘택홀을 형성할 때에 부정합(Misalign)이 발생하면, 실리콘산화막(12)의 과식각에 따른 디벗(13)의 형상이 더욱 심화되므로 디벗(13)에 인접한 부분의 소오스/드레인영역(S/D)의 접합 깊이가 당초 예상한 접합 깊이보다 훨씬 얕아진다.
이로써, 접합 누설(Junction Leakage) 또는 접합 파괴(Junction Breakdown) 등과 같은 불량현상이 다발하는데, 이는 반도체소자의 품질 저하와 수율 저하를 가져온다.
따라서, 본 발명의 목적은 격리용 실리콘산화막에서의 디벗 발생을 방지하여 반도체소자의 품질 저하를 방지하도록 한 반도체소자의 제조방법을 제공하는데 있다.
본 발명의 다른 목적은 디벗을 발생시키는 습식식각이나 플라즈마공정의 마진을 확대하여 제조공정의 용이성을 높임으로써 생산성을 높이도록 한 반도체소자의 제조방법을 제공하는데 있다.
도 1은 종래 기술에 의한 STI(Shallow Trench Isolation) 기술에서 디벗(Divot)의 발생을 나타낸 단면 구조도.
도 2 내지 도 6은 본 발명의 실시예에 의한 반도체소자의 제조방법을 나타낸 단면 공정도.
도 7 내지 도 9는 본 발명의 다른 실시예에 의한 반도체소자의 제조방법을 나타낸 단면 공정도.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체소자의 제조방법은
실리콘기판의 필드영역에 샐로우 트랜치를 형성하는 단계;
상기 샐로우 트랜치를 완전히 채우기 위해 상기 실리콘기판 상에 실리콘산화막을 두껍게 적층하는 단계;
상기 실리콘산화막의 디벗(Divot) 발생을 방지하기 위해 상기 실리콘산화막 내에 소정의 레벨로 실리콘산화질화막을 형성하는 단계; 및
상기 실리콘산화막을 평탄화하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는 상기 실리콘산화질화막을 상기 실리콘기판의 표면과 동일한 레벨로 형성할 수 있다.
바람직하게는 상기 실리콘산화질화막을 형성하는 단계는
마스크를 사용하지 않고 상기 실리콘산화막에 질소이온을 이온주입하는 단계; 및
상기 실리콘산화막을 열처리하여 치밀화함과 아울러 상기 질소이온을 활성화하여 상기 실리콘산화질화막을 형성하는 단계를 포함할 수 있다.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체소자의 제조방법은
실리콘기판의 필드영역에 샐로우 트랜치를 형성하는 단계;
상기 샐로우 트랜치를 완전히 채우기 위해 상기 실리콘기판 상에 실리콘산화막을 두껍게 적층하는 단계;
상기 실리콘산화막을 평탄화하는 단계 및
상기 실리콘산화막의 디벗(Divot) 발생을 방지하기 위해 상기 실리콘산화막 내에 소정의 레벨로 실리콘산화질화막을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명에 의한 반도체소자의 제조방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일 구성 및 동일 작용의 부분에는 동일 부호를 부여한다.
도 2 내지 도 6은 본 발명에 의한 반도체소자의 제조방법을 나타낸 단면공정도이다.
도 2를 참조하면, 먼저, 제 1 도전형인 n형 단결정 실리콘기판(10)의 표면 상에 열산화공정에 의해 패드산화막으로서 실리콘산화막(2)을 300Å 정도의 두께로 성장시킨다. 이어서, 상기 실리콘산화막(2) 상에 화학기계연마(Chemical Mechanical Polishing) 공정의 스토퍼로서 실리콘질화막(4)을 저압 화학기상증착공정에 의해 1000Å 정도의 두께로 적층한다. 기본적으로 상기 실리콘산화막(2)은 실리콘기판(10)과 실리콘질화막(4) 사이에서의 응력 완화용이다. 그런 다음, 상기 실리콘기판(10)의 필드영역 상의 실리콘질화막(4)을 노출시키기 위해 상기 실리콘기판(10)의 액티브영역 상에만 감광막(도시 안됨)의 패턴을 형성한 후 이를 식각 마스크로 이용하여 이방성 식각 특성을 갖는 반응성 이온 식각공정에 의해 상기 실리콘질화막(4)과 실리콘산화막(2)을 완전히 식각하고 또한 실리콘기판(10)을 3000Å 정도의 깊이로 식각하여 샐로우 트랜치(6)를 형성한다. 이후, 상기 감광막의 패턴을 제거한다.
상기 샐로우 트랜치(6)의 형성이 완료되고 나면, 상기 샐로우 트랜치(6)를 완전히 채우기 위해 예를 들어 저압 화학기상증착공정에 의해 오존 TEOS계 실리콘산화막(12)을 4500Å 정도의 두께로 상기 샐로우 트랜치(6) 및 실리콘질화막(4) 상에 적층한다. 이때, 상기 실리콘산화막(12)은 치밀하지 못한 상태이므로 치밀화(Densification)를 위한 열처리공정을 필요로 한다.
도 3을 참조하면, 상기 실리콘산화막(12)이 적층되고 나면, 이온주입을 위한 마스크를 전혀 사용하지 않고 상기 실리콘산화막(12)의 전면에 질소이온(N)을 이온주입하거나 질소를 함유한 이온을 이온주입하여 질소이온주입층(21)을 형성한다. 이때, 상기 실리콘산화막(12)의 표면과 상기 실리콘기판(10)의 표면 사이의 거리(T1)를 고려하여 이온주입 에너지를 결정하는 것이 필요하다. 이는 도 4에 도시된 바와 같이, 샐로우 트랜치(6) 내의 실리콘산화막(12)의 상층부에 유사 실리콘산화질화막, 예를 들어 Si3N4, SixNyOz를 형성하여 주기 위함이다.
도 4를 참조하면, 상기 질소이온주입층(21)의 형성이 완료되고 나면, 상기 실리콘산화막(12)의 치밀화를 위해 통상의 열처리공정에 의해 상기실리콘산화막(12)을 열처리한다. 이때, 실리콘기판(10)의 표면에 해당하는 레벨의 실리콘산화막(12) 내에 실리콘산화질화막(22)이 형성된다. 상기 실리콘산화질화막(22)은 실리콘산화막(12)에 비하여 식각율이 낮다.
그런 다음, 화학기계연마공정을 이용하여 스토퍼로서의 실리콘질화막(4)이 노출될 때까지 실리콘산화막(12)을 연마함으로써 실리콘산화막(12)과 실리콘질화막(4)의 표면을 평탄화한다. 이때, 상기 실리콘질화막(4)도 600Å 정도의 두께만큼 연마된다.
따라서, 상기 실리콘산화질화막(22)은 이후의 공정에서 HF계열의 식각용액이나 플라즈마를 사용한 실리콘산화막의 식각이 진행될 때 샐로우 트랜치(6) 내의 실리콘산화막(12)의 식각을 방지할 수 있으므로 종래와 달리 샐로우 트랜치(6) 내의 실리콘산화막(12)에서 디벗이 발생하지 않게 된다.
도 5를 참조하면, 상기 실리콘산화막(12)의 평탄화가 완료되고 나면, 상기 남은 실리콘질화막(4)을 습식식각공정에 의해 그 아래의 실리콘산화막(2)이 노출될 때까지 식각한다. 이때, 상기 실리콘질화막(4)을 상기 실리콘산화막(2)에 비하여 높은 식각선택비를 갖는 인산에 의해 식각된다.
이어서, 상기 실리콘산화막(2)을 산화막 습식식각용액, 예를 HF 용액에 의해 식각하여 그 아래의 실리콘기판(10)의 액티브영역을 노출시킨다. 이때, 실리콘산화질화막(22) 상의 실리콘산화막(12)도 함께 식각되므로 실리콘산화질화막(22)의 표면이 노출된다.
도 6을 참조하면, 상기 실리콘기판(10)의 액티브영역이 노출되고 나면, 통상적인 모스 트랜지스터 제조공정을 실시하여 상기 실리콘기판(10)의 액티브영역에 게이트산화막(14)의 패턴과 게이트전극(16) 및 제 2 도전형인 p형 소오스/드레인영역(S/D)을 형성하여 본 발명의 모스 트랜지스터를 완성한다.
따라서, 실리콘산화질화막(22)이 샐로우 트랜치(6) 내의 실리콘산화막(12)을 덮고 있으므로 후속의 실리콘산화막 식각공정들이 추가로 진행되더라도 샐로우 트랜치(6) 내의 실리콘산화막(12)에 디벗이 발생하는 것을 방지한다.
따라서, 본 발명은 샐로우 트랜치 내의 실리콘산화막에 디벗이 발생하는 것을 방지함으로써 소오스/드레인영역(S/D) 상에 실리사이드층(18)을 형성하더라도 샐로우 트랜치의 상측부에 인접한 부분에서 당초의 접합 깊이를 깊게 유지시킬 수 있으므로 샐로우 트랜치의 상측부에 인접한 부분에 자주 발생하던 접합 누설 및 접합 파괴와 같은 불량을 감소시킬 수 있다. 그 결과, 반도체소자의 품질 저하를 방지하고 수율 저하를 방지할 수 있다.
또한, 본 발명은 디벗을 발생시키던 습식식각이나 플라즈마공정의 마진을 확대하여 제조공정의 용이성을 높임으로써 생산성을 높일 수 있다.
이하, 본 발명의 다른 실시예에 의한 반도체소자의 제조방법을 도 7 내지 도 설명하기로 한다. 본 발명의 실시예와 동일 구성 및 동일 작용의 부분에는 동일 부호를 부여한다.
도 7을 참조하면, 먼저, 도 2의 과정을 동일하게 실시한 후 평탄화공정을 실시한다. 즉, 단결정 실리콘기판(10)의 표면 상에 열산화공정에 의해실리콘산화막(2)을 300Å 정도의 두께로 성장시키고, 상기 실리콘산화막(2) 상에 실리콘질화막(4)을 저압 화학기상증착공정에 의해 1000Å 정도의 두께로 적층하고, 상기 실리콘기판(10)의 액티브영역 상에만 상기 실리콘질화막(4)과 실리콘산화막(2)의 패턴을 남기고 상기 실리콘기판(10)의 필드영역에 3000Å 정도의 깊이를 갖는 샐로우 트랜치(6)를 형성한다.
이어서, 상기 샐로우 트랜치(6)를 완전히 채우기 위해 예를 들어 저압 화학기상증착공정에 의해 실리콘산화막(12)을 4500Å 정도의 두께로 상기 샐로우 트랜치(6) 및 실리콘질화막(4) 상에 적층한다. 그런 다음, 화학기계연마공정을 이용하여 실리콘산화막(12)과 실리콘질화막(4)의 표면을 평탄화한다.
도 8을 참조하면, 상기 실리콘산화막(12)의 평탄화가 완료되고 나면, 이온주입을 위한 마스크를 전혀 사용하지 않고 상기 실리콘산화막(12)에 질소이온(N)을 이온주입하거나 질소를 함유한 이온을 이온주입하여 질소이온주입층(23)을 형성한다. 이때, 상기 실리콘산화막(12)의 표면과 상기 실리콘기판(10)의 표면 사이의 거리(T2)를 고려하여 이온주입 에너지를 결정하는 것이 필요하다. 이는 도 9에 도시된 바와 같이, 샐로우 트랜치(6) 내의 실리콘산화막(12)의 상층부에 유사 실리콘산화질화막, 예를 들어 Si3N4, SixNyOz를 형성하여 주기 위함이다.
도 9를 참조하면, 상기 질소이온주입층(23)의 형성이 완료되고 나면, 상기 실리콘산화막(12)의 치밀화를 위해 통상의 열처리공정에 의해 상기 실리콘산화막(12)을 열처리한다. 이때, 실리콘기판(10)의 표면에 해당하는 레벨의실리콘산화막(12) 내에 실리콘산화질화막(22)이 형성된다.
도 10을 참조하면, 상기 실리콘산화질화막(22)의 형성이 완료되고 나면, 도 5 및 도 6의 과정을 동일하게 실시한다. 설명의 편의상 설명의 중복을 피하기 위해 이에 대한 설명은 생략하기로 한다.
이상에서 상세히 설명한 바와 같이, 본 발명에 의한 반도체소자의 제조방법은 실리콘기판의 필드영역에 샐로우 트랜치를 형성하고, 상기 샐로우 트랜치를 채우기 위해 실리콘산화막을 상기 실리콘기판의 전면에 두껍게 적층한다. 그런 다음, 상기 샐로우 트랜치 내의 실리콘산화막 내에 질소이온을 이온주입하고, 상기 실리콘산화막을 열처리하여 치밀화함과 아울러 상기 질소이온을 활성화하여 상기 실리콘산화막 내에 실리콘산화질화막을 형성하고, 상기 실리콘산화막을 화학기계연마공정에 의해 평탄화한다. 이때, 상기 질소 이온주입공정 때에 상기 실리콘산화질화막이 상기 실리콘기판의 표면과 동일 레벨로 형성되도록 이온주입에너지를 고려하여야 한다. 또한, 상기 실리콘산화막을 상기 샐로우 트랜치에 채우도록 두껍게 적층하고, 상기 실리콘산화막을 화학기계연마공정에 의해 평탄화하고, 상기 샐로우 트랜치 내의 실리콘산화막 내에 질소이온을 이온주입하고, 상기 실리콘산화막을 열처리하여 치밀화함과 아울러 상기 질소이온을 활성화하여 상기 실리콘산화막 내에 실리콘산화질화막을 형성할 수도 있다.
따라서, 본 발명은 샐로우 트랜치 내의 실리콘산화막을 그 위의 실리콘산화질화막에 의해 보호하므로 후속의 실리콘산화막 식각공정이 진행되더라도 샐로우 트랜치 내의 실리콘산화막에서의 디벗 발생을 방지할 수 있다. 그 결과, 샐로우 트랜치 근처의 소오스/드레인영역의 접합 깊이 감소를 방지하여 접합 누설을 감소시키고 접합 파괴를 방지할 수 있으므로 반도체소자의 품질 저하를 방지하고 수율 저하를 방지할 수 있다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.

Claims (4)

  1. 실리콘기판의 필드영역에 샐로우 트랜치를 형성하는 단계;
    상기 샐로우 트랜치를 완전히 채우기 위해 상기 실리콘기판 상에 실리콘산화막을 두껍게 적층하는 단계;
    상기 실리콘산화막의 디벗(Divot) 발생을 방지하기 위해 상기 실리콘산화막 내에 소정의 레벨로 실리콘산화질화막을 형성하는 단계; 및
    상기 실리콘산화막을 평탄화하는 단계를 포함하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서, 상기 실리콘산화질화막을 상기 실리콘기판의 표면과 동일한 레벨로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제 1 항에 있어서, 상기 실리콘산화질화막을 형성하는 단계는
    마스크를 사용하지 않고 상기 실리콘산화막에 질소이온을 이온주입하는 단계; 및
    상기 실리콘산화막을 열처리하여 치밀화함과 아울러 상기 질소이온을 활성화하여 상기 실리콘산화질화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  4. 실리콘기판의 필드영역에 샐로우 트랜치를 형성하는 단계;
    상기 샐로우 트랜치를 완전히 채우기 위해 상기 실리콘기판 상에 실리콘산화막을 두껍게 적층하는 단계;
    상기 실리콘산화막을 평탄화하는 단계; 및
    상기 실리콘산화막의 디벗(Divot) 발생을 방지하기 위해 상기 실리콘산화막 내에 소정의 레벨로 실리콘산화질화막을 형성하는 단계를 포함하는 반도체소자의 제조방법.
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