KR19990054747A - 반도체 소자 제조 방법 - Google Patents

Abstract

본 발명에 의한 반도체 소자 제조 방법은 ⒜ 실리콘 서브스트레이트의 표면에 실리콘 산화막을 형성하고, 그 실리콘 산화막 위에 실리콘 질화막과 하드 마스크(Hard Mask)를 증착 형성하는 단계; ⒝ 실리콘 산화막과 실리콘 질화막 및 하드 마스크의 소정 부분을 건식 에칭법을 사용하여 실리콘 서브스트레이트의 표면으로부터 소정 깊이까지 트랜치 에칭하는 단계; ⒞ 측벽 실리콘 산화막과 PE-TEOS층을 증착시키고 아르곤으로 에치 백한 상태에서, O₃TEOS 및 PE-TEOS층을 증착 형성하는 단계; 열처리 공정과 화학기상증착을 진행하여 트랜치 절연하는 단계; ⒟ 트랜치 절연한 후에 실리콘 질화막을 제거하고 제 1GOX막을 형성시키는 단계; ⒠ 실리콘 서브스트레이트에 이온을 주입하는 단계; 및 ⒡ 이온 주입이 완료된 후에 제 1GOX막을 실리콘 서브스트레이트의 표면과 게이트 폴리 증착전에 에지 부위가 동일평면상에 있도록 에칭하고 제 2GOX막을 형성하는 단계;를 포함하는 것을 특징으로 한다. 이와 같은 본 발명에 의한 반도체 소자 제조 방법에 따르면, 게이트 폴리 증착 전에 절연 필드가 실리콘 서브스트레이트의 표면보다 낮아져서 발생되는 보이드의 개방 및 액티브 영역 에지 부위에 발생하는 그루빙 현상의 발생을 방지하여 반도체 소자에 대한 신뢰성을 향상시키는 효과를 얻을 수 있다.

Description

반도체 소자 제조 방법(Method for manufacturing semiconductor device)

본 발명은 반도체 소자 제조 방법에 관한 것으로서, 더욱 상세하게는 웨이퍼 제조 공정중 필드의 절연 특성을 향상시키는 트랜치 절연 방법을 포함하는 반도체 소자 제조 방법에 관한 것이다.

반도체 소자 제조 공정에서는 반도체 소자가 점점 더 고집적화됨에 따라 최대의 절연 효과를 얻기 위하여 절연막의 형성에 있어서 트랜치 절연(trench isolation) 방법을 이용하게 되었다.

트랜치 절연 방법은 실리콘 서브스트레이트(silicon substrate)의 표면 아래까지 트랜치(trench)가 형성되도록 에칭하고, 에칭된 부분에 산화물을 충전시켜 절연의 효과를 부여하는 방법이다. 이때 열산화에 의한 방식보다는 빠르게 처리할 수 있는 화학기상증착방식을 통하여 트랜치를 충전시켜 반도체 소자의 필드영역으로 사용하는 것이 일반적이다.

트랜치 절연 방법은 좁은면적에 큰 절연효과를 얻을 수 있다는 장점 때문에 고전력이나 고속도를 요구하는 반도체 소자에 적용된다. 단점으로는 트랜치의 깊이가 약 0.6㎛ 이상으로 깊을 경우에 화학기상증착 필름으로 트랜치를 메우는 데 어려움이 있다.

특히, 화학기상증착 공정을 사용하고 있으며, 금속과 실리콘의 화합물을 사용하여 게이트 폴리 및 각종 콘택트 저항을 낮춘 반도체 소자의 경우에는 다음과 같은 문제점이 발생한다.

화학기상증착법을 사용하여 실리콘 서브스트레이트의 표면까지 폴리싱(polishing) 하였을 경우에 후속 공정으로 이어지는 각종 습식 에칭용 화학 약품을 사용하는 습식 에칭과 세정(cleaning)공정에서 게이트 폴리의 증착 전에 보이드가 발생될 경우에 보이드에 게이트 폴리가 증착되어 게이트 폴리의 식각시 브리지로 잔존하여 단락(short)를 유발시켜 반도체 소자의 불량을 유발시킬 수 있으며, 필드 산화막 가운데 도전체가 존재하여 누설을 발생시크므로 웰 절연 특성이 취약해진다.

또한, 화학기상증착 필름의 습식 에칭 비율이 열산화에 의하여 성장된 산화막에 비하여 빠르기 때문에 반도체 소자의 트랜지스터 구성시 이온주입공정 진행후에 희생 산화막 및 습식 에칭시 실리콘의 표면보다 필드 영역의 계면이 낮아질 수 있다. 이때, 액티부 영역의 에지에서는 그루빙(grooving)이 발생하여 GOX막과 게이트 폴리가 액티브 영역의 측면에 위치하여 기생 트랜지스터를 형성하므로 반도체 소자의 동작시에 절연파괴전압이 이중으로 형성되는 이상 현상을 발생시킨다.

도 1과 도 2는 종래의 반도체 소자 제조 방법에 의해 트랜치 절연된 상태를 나타낸 단면도로서, 도 1은 폭 0.6㎛이하, 깊이 0.6㎛ 이상의 트랜치 절연에서 액티브 영역의 에지 부분에 그루부가 발생된 상태이고, 도 2는 필드 영역에 보이드가 개방된 상태를 나타내고 있다.

종래의 트랜치 절연하는 반도체 소자 제조 방법은 도 1에서와 같이 필드 영역(40) 부분이 게이트 폴리 증착전에 실리콘 서브스트레이트(30)의 표면 아래로 내려가게될 때 액티브 영역(50)의 에지 부분으로 그루부(60)가 발생된 상태에서 그 위에 GOX막과 게이트 폴리가 형성되므로 이에 따라서 게이트 폴리에 전류가 가해질 때 액티브 영역(50)의 에지 부위에 기생 트랜지스터가 형성되어 소자가 오동작을 하게 된다.

또한, 도 2에서와 같이 필드 영역(40) 부위가 게이트 폴리 증착전에 실리콘 서브스트레이트(30)의 표면 아래로 내려가게 될 때 필드 영역(40)의 중앙 부위에서 화학적인 습식 에칭에 의해 화학기상증착 필름의 보이드(62)가 개방되면 보이드(62)의 틈새로 게이트 폴리가 증착되어 게이트 폴리 패턴간에 가교 역할을 하여 단락을 유발시킨다. 그에 따라 누설 전류가 발생하므로 필드 영역(40)의 절연 특성이 저하된다.

따라서 본 발명의 목적은 트랜치 절연시에 필드 영역의 중심부에 발생되는 보이드 및 액티브 영역의 에지 부분에 발생되는 그루브의 발생을 방지하는 반도체 소자 제조 방법을 제공하는 데에 있다.

도 1과 도 2는 종래의 반도체 소자 제조 방법에 의해 트랜치 절연된 상태를 나타낸 단면도,

도 3a 내지 도 3g는 본 발명에 의한 트랜치 절연을 하는 반도체 소자 제조 방법의 공정도이다.

* 도면의 주요 부분에 대한 부호의 설명 *

10;실리콘 서브스트레이트 11;실리콘 산화막

12;실리콘 질화막 13;하드 마스크

14;측벽 실리콘 산화막 15;PE-TEOS층

16;O₃TEOS 17;PE-TEOS층

18;트랜치 절연막

상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자 제조 방법은

⒜ 실리콘 서브스트레이트의 표면에 실리콘 산화막을 형성하고, 그 실리콘 산화막 위에 실리콘 질화막과 하드 마스크(Hard Mask)를 증착 형성하는 단계;

⒝ 실리콘 산화막과 실리콘 질화막 및 하드 마스크의 소정 부분을 건식 에칭법을 사용하여 실리콘 서브스트레이트의 표면으로부터 소정 깊이까지 트랜치 에칭하는 단계;

⒞ 측벽 실리콘 산화막과 PE-TEOS층을 증착시키고 아르곤으로 에치 백한 상태에서, O₃TEOS 및 PE-TEOS층을 증착 형성하는 단계; 열처리 공정과 화학기상증착을 진행하여 트랜치 절연하는 단계;

⒟ 트랜치 절연한 후에 실리콘 질화막을 제거하고 제 1GOX막을 형성시키는 단계;

⒠ 실리콘 서브스트레이트에 이온을 주입하는 단계; 및

⒡ 이온 주입이 완료된 후에 제 1GOX막을 실리콘 서브스트레이트의 표면과 게이트 폴리 증착전에 에지 부위가 동일평면상에 있도록 에칭하고 제 2GOX막을 형성하는 단계;를 포함하는 것을 특징으로 한다.

이하 첨부 도면을 참조하여 본 발명에 따른 반도체 소자 제조 방법을 보다 상세하게 설명하고자 한다.

도 3a 내지 도 3g는 본 발명에 의한 트랜치 절연을 하는 반도체 소자 제조 방법의 공정도이다.

본 발명에 의한 반도체 소자 제조 방법은 도 3a에서와 같이 실리콘 서브스트레이트(10)의 표면에 실리콘 산화막(11)을 형성하고, 그 실리콘 산화막(11) 위에 실리콘 질화막(12)과 하드 마스크(13)를 증착 형성한다. 하드 마스크는 고온 산화(High Temperature Oxidation;HTO)에 의해 형성된 실리콘 산화막이며, 실리콘 서브스트레이트(10)에 대한 반응성 이온 식각(Reactive Ion Etching) 공정을 진행하는 식각 마스크(Etching Mask)로서 이용된다.

다음에 도 3b에서와 같이 실리콘 산화막(11)과 실리콘 질화막(12) 및 하드 마스크(13)와 실리콘 질화막(12)을 마스크로 하여 실리콘 서브스트레이트(10)를 건식 에칭법으로 트랜치 에칭한다. 이때, 트랜치 에칭은 실리콘 서브스트레이트(10)의 표면으로부터 길고 가늘게 소정 깊이까지 에칭된다. 실리콘 서브스트레이트(10)의 건식 식각 방법으로는 주로 반응성 이온 식각 방법이 이용되며, 화학적 식각보다는 물리적 식각의 비율이 높다.

트랜치 에칭 후에 도 3c에서와 같이 트랜치 에칭에 의해 형성된 측변에 절연층인 측벽 실리콘 산화막(14)을 측변 산화 공정(Side Wall Oxidation)으로 성장시킨다. 트랜치 에칭후 외부에 노출된 실리콘 서브스트레이트(10)의 내측벽을 보호하고 이온 주입 공정시 비결정질층(Amorphous Layer)으로, 액티브 영역에서 필드 영역으로 자동 도핑 장벽의 효과를 얻을 수 있다. 그리고, 트랜치를 절연 물질로 메우기 위하여 PE-TEOS층(Plasma Enhanced-Tetra Ethyl OrthoSilicate;15)을 형성한다. PE-TEOS층(15)의 형성은 실리콘 서브스트레이트(10)의 상부에 PE-TEOS를 증착시키고 그 층을 아르곤(Ar)을 이용한 에치-백(Etch Back) 공정을 진행하여 형성하게 된다. 아르곤을 이용한 에치 백 공정에 의해 트랜치 입구를 넓게 형성함으로써 트랜치 내부를 메우는 공정을 용이하게 실시될 수 있다. 그리고, 트랜치를 포함하는 실리콘 서브스트레이트(10)의 상부면에 O₃TEOS층(16)과 PE-TEOS층(17)을 차례로 형성시킨다.

도 3c와 같은 상태에서 도 3d에서와 같이 열처리 공정(annealing)과 화학기상증착을 진행하여 O₃TEOS층(18)이 남도록 한다.

O₃TEOS층(18)이 형성된 후에 실리콘 질화막(12)을 제거한다. 그리고, 실리콘 질화막(12)을 제거한 후에 실리콘 산화막(11)의 손상된 부분을 보상하기 위하여 희생산화막인 제 1 GOX막(19)을 형성하면 도 3d에서와 같이 된다.

이와 같은 상태에서 도 3f에서 화살표로 표현된 것과 같이 이온을 주입하게 된다. 이온 주입이 완료된 후에 제 1GOX막(19)을 에칭한다. 이때, 실리콘 서브스트레이트(10)의 표면과 게이트 폴리 증착전에 에지 부위가 일치되도록 에칭하고 제 2GOX를 형성하면 도 3g에서와 같이 된다.

표 1은 본 발명에 의한 반도체 소자 제조 방법에 의한 실험 결과를 나타낸 것이다.

GOX 건식식각 조건	개선 전 조건	개선 후 조건	효과
	LAL500 15"＋SC1 600"＋HF90"	LAL500 8"＋SC1 600"＋HF90"	Target 하향
wet리세스양	실리콘 서브스트레이트 표면아래 1000Å	실리콘 서브스트레이트와 동일	리세스양 감소
화학기상증착 보이드 마진	500Å	1500Å	마진 증가
액티브 영역 에지 그루빙	600Å	200Å	그루빙 감소

표 1에서 나타난 것과 같이 실리콘 서브스트레이트의 표면과 액티브 영역의 애제 부분이 동일평면에 있도록 건식 식각 조건에서 LAR500을 15초에서 8초로 감소시킴으로서 보이드 마진이 500Å에서 1500Å으로 그 마진이 증가하였고, 액티브 영역 에지부분에서의 그루빙이 600Å에서 200Å으로 감소됨을 알 수 있다.

반도체 소자의 고집적화와 고속도를 위한 트랜치 절연 하는 반도체 소자 제조 방법은 게이트 폴리 증착 전에 필드 영역이 실리콘 서브스트레이트의 표면과 동일 평면상에 있게 되어 트랜치 에칭 후에 화학기상증착 필름으로 충전하여 화학기상증착 공정으로 평탄화를 시키는 경우에 후속으로 이어지는 각종 습식 화학 처리 공정에서 기존의 웰 간 절연의 방법으로 사용되던 열산화에 의해 산화막을 성장시키는 LOCOS(Local Oxidation of Silicon), SEPOX(Selective polysilicon Oxidation Technology) 등의 공정과는 달리 트랜치를 열산화에 의한 산화막보다 습식 화학 에칭율이 빠른 화학증착 필름으로 충전시키므로, 화학기상증착 공정을 사용하여 평탄화를 시킨 상태에서 후속의 습식 크리닝 공정, 이온 주입 공정후 실리콘 서브스트레이트의 표면에 존재하였던 희생 산화막의 습식 화학적 에칭에서의 필드 영역의 파여진 화학증착 필름 계면이 실리콘 서브스트레이트 표면보다 아래로 내려가게 되어 보이드가 개방되거나 그루빙의 발생되는 불량이 발생되지 않는다.

따라서 본 발명에 의한 반도체 소자 제조 방법에 따르면 트렌치 절연 처리는 게이트 폴리 증착 전에 절연 필드가 실리콘 서브스트레이트의 표면보다 낮아져서 발생되는 보이드의 개방 및 액티브 영역 에지 부위에 발생하는 그루빙 현상의 발생을 방지하여 반도체 소자에 대한 신뢰성을 향상시킬 수 있는 이점(利點)이 있다.

Claims (2)

1. 실리콘 서브스트레이트의 표면에 실리콘 산화막을 형성하고, 그 실리콘 산화막 위에 실리콘 질화막과 하드 마스크를 증착 형성하는 단계;

   상기 실리콘 산화막과 실리콘 질화막 및 하드 마스크의 소정 부분을 건식 에칭법을 사용하여 실리콘 서브스트레이트의 표면으로부터 소정 깊이까지 트랜치 에칭하는 단계;

   측벽 실리콘 산화막을 성장시키고, 상기 트랜스 에칭에 의해 형성된 트랜치에 PE-TEOS층을 형성하며, 그 상부에 O₃TEOS 및 PE-TEOS 증착을 차례로 실시하는 단계;

   열처리 공정과 화학기상증착을 진행하는 단계;

   상기 질화 실리콘막을 제거하고 상기 실리콘 산화막 상부에 제 1GOX막을 형성시키는 단계;

   실리콘 서브스트레이트에 이온을 주입하는 단계; 및

   이온 주입이 완료된 후에 상기 제 1GOX막을 에칭하고 제 2GOX를 형성하는 단계;

   를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
2. 제 1항에 있어서, 상기 트랜치는 폭이 약 0.6㎛ 이하이고, 깊이가 약 0.6㎛ 이상인 것을 특징으로 하는 반도체 소자 제조 방법.