KR100348305B1 - 반도체소자의 격리막 형성방법 - Google Patents
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Abstract
소자 격리막 양측 모서리 부분으로 누설 전류가 발생되는 것을 방지하여서 생산수율을 향상시키며, 또한 공정을 단순화 시킬 수 있는 반도체소자의 격리막 형성방법을 제공하기 위한 것으로써, 이와 같은 목적을 달성하기 위한 반도체소자의 격리막 형성방법은 격리영역과 활성영역이 정의된 반도체기판에 있어서, 상기 반도체기판의 활성영역상에 적층된 패턴을 갖도록 제 1 절연막과 제 2 절연막을 형성하는 공정, 상기 제 1, 제 2 절연막을 마스크로 상기 반도체기판에 트렌치를 형성하는 공정, 상기 트렌치를 포함한 상기 반도체기판의 전면에 제 3 절연막을 형성하는 공정, 상기 제 2 절연막이 드러나도록 상기 제 3 절연막을 평탄화하는 공정, 상기 제 1, 제 2, 제 3 절연막을 차례로 식각해서 상기 트렌치내에 격리막을 형성하는 공정, 상기 반도체기판의 활성영역내에 이온을 주입하는 공정, H2어닐링과 동시에 웰 어닐링을 진행하여 격리막 상부 모서리를 둥글게 함과 동시에 웰영역을 형성하는 공정, 상기 반도체기판의 표면을 큐어링(curing)하는 공정, 상기 반도체기판 표면에 게이트절연막을 형성하는 공정을 포함함을 특징으로 한다.
Description
본 발명은 반도체소자에 대한 것으로, 특히 누설전류를 줄이며 공정을 단순화 시킬 수 있는 반도체소자의 격리막 형성방법에 관한 것이다.
첨부 도면을 참조하여 종래 반도체소자의 격리막 형성방법에 대하여 설명하면 다음과 같다.
도 1a 내지 도 1g는 종래 반도체소자의 격리막 형성방법을 나타낸 공정단면도이다.
종래 반도체소자의 격리막 형성방법은 먼저, 도 1a에 도시한 바와 같이 격리영역과 활성영역이 정의된 반도체기판(1) 전면에 열산화공정으로 초기산화막(2)을 증착하고, 초기산화막(2)상에 화학기상증착법으로 질화막(3)을 증착한다.
이후에 도 1b에 도시한 바와 같이 활성영역으로 정의된 영역에만 질화막(3)과 초기산화막(2)이 남도록 사진 및 식각공정으로 질화막(3)과 초기산화막(2)을 차례로 이방성 식각한다.
그리고 식각되고 남은 질화막(3)과 초기산화막(2)을 마스크로 반도체기판(1)을 이방성 식각해서 셀로우 트렌치(Shallow Trench)를 형성한다.
이후에 화학기상 증착법으로 셀로우 트렌치를 포함한 전면에 화학기상증착 산화막(4)을 형성한다.
다음에 도 1c에 도시한 바와 같이 질화막(3)상부가 드러날때까지 화학적 기계적 연마(Chemical Mechanical Polishing:CMP)법으로 화학기상증착 산화막(4)을 연마하여 평탄화한다.
그리고 도 1d에 도시한 바와 같이 질화막(3)과 초기산화막(2)을 제거하여서 셀로우 트렌치내에 격리막(4a)을 형성한다.
이때 격리막(4a) 양모서리 상부의 화학기상증착 산화막(4)이 더 식각되어서 움푹패이는 현상이 발생된다.
이후에 도 1e에 도시한 바와 같이 활성영역의 반도체기판(1)내에 웰형성을 위한 이온을 주입한다.
그리고 도 1f에 도시한 바와 같이 웰 어닐링공정을 진행하여 격리막(4a) 양측의 반도체기판(1)의 활성영역내에 웰영역(5)을 형성한다.
다음에 도 1g에 도시한 바와 같이 열산화공정이나 화학기상증착공정을 반도체기판(1) 전면에 게이트산화막(6)을 형성한다.
상기와 같은 종래 반도체소자의 격리막 형성방법은 다음과 같은 문제가 있다.
첫째, 셀로우 트렌치영역에 형성된 격리막 양측 상부 모서리 부분의 첨점으로 전류가 누설되는 현상이 발생하는 것을 억제하기가 어렵다.
둘째, 웰 이온주입후에 웰 어닐링공정을 진행할 때 격리막 상부 모서리에서 열적결함이 발생하므로 생산수율이 떨어진다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 소자 격리막 양측 모서리 부분으로 누설 전류가 발생되는 것을 방지하여서 생산수율을 향상시키며, 또한 공정을 단순화 시킬 수 있는 반도체소자의 격리막 형성방법을 제공하는 데 그 목적이 있다.
도 1a 내지 도 1g는 종래 반도체소자의 격리막 형성방법을 나타낸 공정단면도
도 2a 내지 도 2f는 본 발명 반도체소자의 격리막 형성방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
31 : 반도체기판 32 : 초기산화막
33 : 질화막 34 : 화학기상증착 산화막
34a : 격리막 35 : 웰영역
36 : 게이트산화막
상기와 같은 목적을 달성하기 위한 본 발명 반도체소자의 격리막 형성방법은 격리영역과 활성영역이 정의된 반도체기판에 있어서, 상기 반도체기판의 활성영역상에 적층된 패턴을 갖도록 제 1 절연막과 제 2 절연막을 형성하는 공정, 상기 제 1, 제 2 절연막을 마스크로 상기 반도체기판에 트렌치를 형성하는 공정, 상기 트렌치를 포함한 상기 반도체기판의 전면에 제 3 절연막을 형성하는 공정, 상기 제 2 절연막이 드러나도록 상기 제 3 절연막을 평탄화하는 공정, 상기 제 1, 제 2, 제 3 절연막을 차례로 식각해서 상기 트렌치내에 격리막을 형성하는 공정, 상기 반도체기판의 활성영역내에 이온을 주입하는 공정, H2어닐링과 동시에 웰 어닐링을 진행하여 격리막 상부 모서리를 둥글게 함과 동시에 웰영역을 형성하는 공정, 상기 반도체기판의 표면을 큐어링(curing)하는 공정, 상기 반도체기판 표면에 게이트절연막을 형성하는 공정을 포함함을 특징으로 한다.
첨부 도면을 참조하여 본 발명 반도체소자의 격리막 형성방법에 대하여 설명하면 다음과 같다.
도 2a 내지 도 2f는 본 발명 반도체소자의 격리막 형성방법을 나타낸 공정단면도이다.
본 발명 반도체소자의 격리막 형성방법은 먼저, 도 2a에 도시한 바와 같이 격리영역과 활성영역이 정의된 반도체기판(31) 전면에 열산화공정으로 초기산화막(32)을 증착하고, 초기산화막(32)상에 화학기상증착법으로 질화막(33)을 증착한다.
이후에 도 2b에 도시한 바와 같이 활성영역으로 정의된 영역에만 질화막(33)과 초기산화막(32)이 남도록 사진 및 식각공정으로 질화막(33)과 초기산화막(32)을 차례로 이방성 식각한다.
그리고 식각되고 남은 질화막(33)과 초기산화막(32)을 마스크로 반도체기판(31)을 이방성 식각해서 셀로우 트렌치(Shallow Trench)를 형성한다.
이후에 화학기상 증착법으로 셀로우 트렌치를 포함한 전면에 화학기상증착 산화막(34)을 형성한다.
다음에 도 2c에 도시한 바와 같이 질화막(33)상부가 드러날때까지 화학적 기계적 연마(Chemical Mechanical Polishing:CMP)법으로 화학기상증착 산화막(34)을 연마하여 평탄화한다.
그리고 도 2d에 도시한 바와 같이 질화막(33)과 초기산화막(32)을 제거하여서 셀로우 트렌치내에 격리막(34a)을 형성한다.
이때 격리막(34a) 양모서리 상부의 화학기상증착 산화막(34)이 더 식각되어서 움푹패이는 현상이 발생된다.
이후에 도 2e에 도시한 바와 같이 활성영역의 반도체기판(31)내에 웰형성을 위한 이온을 주입한다.
그리고 도 2f에 도시한 바와 같이 H2분위기에서 어닐링하여서 격리막(34a) 양모서리 상부에 움푹패인 부분(첨점)에 실리콘이 이동하여 첨점이 둥글게 완화시켜준다.
그리고 H2분위기에서 어닐링을 함과 동시에 웰 어닐링공정을 진행하여서 격리막(34a) 양측의 반도체기판(31)의 활성영역내에 웰영역(35)을 형성한다.
다음에 일렉트론 트랩 사이트(Electron trap site)를 없애기 위해서 어닐링공정으로 반도체기판(31)의 표면을 큐어링(Curing) 한다.
다음에 웨트(Wet) 열산화 공정으로 반도체기판(31) 전면에 게이트산화막(36)을 형성한다.
상기에서 H2어닐리공정과, 표면 큐어링공정과 게이트산화막(36) 형성공정은 급속열처리공정(Rapid Thermal Process:RTP)으로 진행한다.
그리고 상기에서 웰 어닐링 공정을 생략할 수 있고, H2어닐리공정과, 표면 큐어링공정과 게이트산화막(36) 형성공정은 하나의 공정으로 머지(Merge)하여 진행할 수 있다.
상기와 같은 본 발명 반도체소자의 격리막 형성방법은 다음과 같은 효과가 있다.
첫째, 셀로우 트렌치내의 격리막 양측 상부 모서리 첨점을 둥글게 완화시켜주므로써 이곳을 통해서 전류가 누설되는 것을 방지할 수 있다.
둘째, 급속열처리공정을 이용하여 어닐링해주므로 열적결함(Thermal budget)을 크게 줄여서 생산수율을 높일 수 있다.
셋째, 웰 어닐링 공정을 생략할 수 있고, H2어닐리공정과 표면 큐어링공정과 게이트산화막(36) 형성공정을 한 공정으로 진행할 수 있으므로 공정을 단순화하여 생산수율을 향상 시킬 수 있다.
Claims (4)
- 격리영역과 활성영역이 정의된 반도체기판에 있어서,상기 반도체기판의 활성영역상에 적층된 패턴을 갖도록 제 1 절연막과 제 2 절연막을 형성하는 공정,상기 제 1, 제 2 절연막을 마스크로 상기 반도체기판에 트렌치를 형성하는 공정,상기 트렌치를 포함한 상기 반도체기판의 전면에 제 3 절연막을 형성하는 공정,상기 제 2 절연막이 드러나도록 상기 제 3 절연막을 평탄화하는 공정,상기 제 1, 제 2, 제 3 절연막을 차례로 식각해서 상기 트렌치내에 격리막을 형성하는 공정,상기 반도체기판의 활성영역내에 이온을 주입하는 공정,H2어닐링과 동시에 웰 어닐링을 진행하여 격리막 상부 모서리를 둥글게 함과 동시에 웰영역을 형성하는 공정,상기 반도체기판의 표면을 큐어링(curing)하는 공정,상기 반도체기판 표면에 게이트절연막을 형성하는 공정을 포함함을 특징으로 하는 반도체소자의 격리막 형성방법.
- 삭제
- 제 1 항에 있어서, 상기 H2어닐링공정과 상기 큐어링공정과 상기 게이트절연막의 형성은 급속열처리공정으로 진행함을 특징으로 하는 반도체소자의 격리막 형성방법.
- 제 1 항에 있어서, 상기 H2어닐링공정과 상기 큐어링공정과 상기 게이트절연막 형성 공정은 한 공정으로 머지(Merge)하여 진행할 수 있음을 특징으로 하는 반도체소자의 격리막 형성방법.
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- 1999-12-15 KR KR1019990057962A patent/KR100348305B1/ko not_active IP Right Cessation
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