JPH1012716A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1012716A JPH1012716A JP15939796A JP15939796A JPH1012716A JP H1012716 A JPH1012716 A JP H1012716A JP 15939796 A JP15939796 A JP 15939796A JP 15939796 A JP15939796 A JP 15939796A JP H1012716 A JPH1012716 A JP H1012716A
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- film
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Abstract
(57)【要約】
【課題】 簡単な方法でコストがかさむことのなく、か
つトレンチコーナー部への応力集中を低減することが可
能な半導体装置の製造方法を提供する。 【解決手段】 半導体基板１に溝６を形成し、その後、
半導体基板１を８００℃以上の非酸化性雰囲気中でアニ
ールすることで溝の角部６ａ、６ｂを丸める。
つトレンチコーナー部への応力集中を低減することが可
能な半導体装置の製造方法を提供する。 【解決手段】 半導体基板１に溝６を形成し、その後、
半導体基板１を８００℃以上の非酸化性雰囲気中でアニ
ールすることで溝の角部６ａ、６ｂを丸める。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特にトレンチを利用した半導体装置の製造方
法に関する。
法に関し、特にトレンチを利用した半導体装置の製造方
法に関する。
【０００２】
【従来の技術】近年、半導体装置の高集積化を目的とし
て、半導体基板にトレンチを形成することにより、素子
密度を向上させる技術が実用化されてきた。例えばトレ
ンチキャパシタ技術やトレンチ素子分離技術、ＵＭＯＳ
ＦＥＴ技術などがその代表例である。
て、半導体基板にトレンチを形成することにより、素子
密度を向上させる技術が実用化されてきた。例えばトレ
ンチキャパシタ技術やトレンチ素子分離技術、ＵＭＯＳ
ＦＥＴ技術などがその代表例である。
【０００３】このようなトレンチを利用した素子を形成
する場合、半導体基板を選択的にエッチングすることに
より溝が形成されるが、その後の酸化、拡散工程などで
凹凸コーナー部分に応力集中が起こり、半導体基板に転
位などの結晶欠陥が発生するという問題があった。これ
を回避する技術として、半導体基板の異方性エッチング
後（通常Reactive Ion Etchingで行う）にトレンチ内部
をウエットエッチングする工程、もしくは等方性ドライ
エッチングと酸化工程とを組み合わせる工程を用いて異
方性エッチングで生じたダメージを除去するとともにコ
ーナー部をある程度丸めることにより、その後の酸化、
拡散工程などにおけるトレンチコーナー部への応力集中
を低減させていた。
する場合、半導体基板を選択的にエッチングすることに
より溝が形成されるが、その後の酸化、拡散工程などで
凹凸コーナー部分に応力集中が起こり、半導体基板に転
位などの結晶欠陥が発生するという問題があった。これ
を回避する技術として、半導体基板の異方性エッチング
後（通常Reactive Ion Etchingで行う）にトレンチ内部
をウエットエッチングする工程、もしくは等方性ドライ
エッチングと酸化工程とを組み合わせる工程を用いて異
方性エッチングで生じたダメージを除去するとともにコ
ーナー部をある程度丸めることにより、その後の酸化、
拡散工程などにおけるトレンチコーナー部への応力集中
を低減させていた。
【０００４】
【発明が解決しようとする課題】しかしながら、この技
術を用いた場合、エッチングと酸化を行うことにより、
トレンチパターンが少なくとも片側で０．１μｍ〜０．
２μｍあるいはそれ以上広がるため、高集積化に対する
限界がある。また、コーナー丸めを行うために工程数が
増え、コストが大きくなるという問題もある。
術を用いた場合、エッチングと酸化を行うことにより、
トレンチパターンが少なくとも片側で０．１μｍ〜０．
２μｍあるいはそれ以上広がるため、高集積化に対する
限界がある。また、コーナー丸めを行うために工程数が
増え、コストが大きくなるという問題もある。
【０００５】本発明は上記問題点に鑑み、簡単な方法で
コストがかさむことのなく、かつトレンチコーナー部へ
の応力集中を低減することが可能な半導体装置の製造方
法を提供することを目的とする。
コストがかさむことのなく、かつトレンチコーナー部へ
の応力集中を低減することが可能な半導体装置の製造方
法を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記問題点を解決するた
めに、本発明の半導体装置の製造方法では、半導体基板
に溝を形成する工程と、その後、前記半導体基板を８０
０℃以上の非酸化性雰囲気中でアニールすることで前記
溝の開口部及び底部の角を丸める工程とを具備すること
を特徴とする。
めに、本発明の半導体装置の製造方法では、半導体基板
に溝を形成する工程と、その後、前記半導体基板を８０
０℃以上の非酸化性雰囲気中でアニールすることで前記
溝の開口部及び底部の角を丸める工程とを具備すること
を特徴とする。
【０００７】本発明は、半導体基板に形成された溝の角
部が、非酸化性雰囲気中でアニールすることにより丸ま
るという新規な物理現象を利用して行われるものであ
る。この現象は温度が高いほど、圧力が低いほど、また
不純物ガスが少ないほど顕著である。よって、これらの
条件を最適化することにより任意の曲率半径を持つ丸め
形状を得ることが可能である。
部が、非酸化性雰囲気中でアニールすることにより丸ま
るという新規な物理現象を利用して行われるものであ
る。この現象は温度が高いほど、圧力が低いほど、また
不純物ガスが少ないほど顕著である。よって、これらの
条件を最適化することにより任意の曲率半径を持つ丸め
形状を得ることが可能である。
【０００８】
【発明の実施の形態】以下に、本発明の第１の実施例で
ある半導体装置の製造方法を図１ないし図５を用いて説
明する。まず、図１に示すように半導体基板１上を１０
００℃程度の雰囲気で約１５分間熱酸化することで、熱
酸化膜２を３０ｎｍ形成する。次にシラン（ＳｉＨ4 ）
雰囲気中で約６５０℃、約３分間処理することで、この
熱酸化膜２上に膜厚１００ｎｍのアンドープPoly Ｓｉ
膜３を堆積させる。この後、６５０〜７５０℃の減圧雰
囲気（４０Ｐａ程度）下でＴＥＯＳ（Tetraethoxysilan
e ）を４０分間熱分解することでＣＶＤＳｉＯ2 膜４を
膜厚８００ｎｍで形成する。
ある半導体装置の製造方法を図１ないし図５を用いて説
明する。まず、図１に示すように半導体基板１上を１０
００℃程度の雰囲気で約１５分間熱酸化することで、熱
酸化膜２を３０ｎｍ形成する。次にシラン（ＳｉＨ4 ）
雰囲気中で約６５０℃、約３分間処理することで、この
熱酸化膜２上に膜厚１００ｎｍのアンドープPoly Ｓｉ
膜３を堆積させる。この後、６５０〜７５０℃の減圧雰
囲気（４０Ｐａ程度）下でＴＥＯＳ（Tetraethoxysilan
e ）を４０分間熱分解することでＣＶＤＳｉＯ2 膜４を
膜厚８００ｎｍで形成する。
【０００９】次に図２に示すように、フォトリソグラフ
ィ工程により膜厚 ｎｍ、開口径ｎｍの開口部を有す
る、東京応化製のポジレジストよりなるレジストパター
ン５をｇ線ステッパにより形成する。この後このレジス
トパターン５をマスクとしてＣＶＤＳｉＯ2 膜４を、Ｓ
Ｆ6 、ＣＨＦ3 、Ｈｅの混合ガスをエッチングガスとし
（流量をそれぞれ７ｓｃｃｍ、４０ｓｃｃｍ、６０ｓｃ
ｃｍとする）、パワー６００Ｗ、チャンバ内圧力１８６
Ｐａの条件で５分程度エッチングする。
ィ工程により膜厚 ｎｍ、開口径ｎｍの開口部を有す
る、東京応化製のポジレジストよりなるレジストパター
ン５をｇ線ステッパにより形成する。この後このレジス
トパターン５をマスクとしてＣＶＤＳｉＯ2 膜４を、Ｓ
Ｆ6 、ＣＨＦ3 、Ｈｅの混合ガスをエッチングガスとし
（流量をそれぞれ７ｓｃｃｍ、４０ｓｃｃｍ、６０ｓｃ
ｃｍとする）、パワー６００Ｗ、チャンバ内圧力１８６
Ｐａの条件で５分程度エッチングする。
【００１０】この後、図３に示すように、アッシャーに
よりレジストパターン５を灰化し、除去する。レジスト
パターン５除去後、前の工程でエッチングによりパター
ン化されたＣＶＤＳｉＯ2 膜４をマスクとして、熱酸化
膜２、Poly Ｓｉ膜３及び半導体基板１をＲＩＥ（Reac
tive Ion Etching）などにより異方性エッチングし、溝
６を形成する。このときのエッチング条件は、エッチン
グガスとしてＳＦ6 、ＳｉＣｌ4 、Ｎ2 、Ａｒの混合ガ
スを用いる。ガス流量はそれぞれ５ｓｃｃｍ、１６ｓｃ
ｃｍ、５ｓｃｃｍ、２０ｓｃｃｍである。また、ＲＦパ
ワーは８００Ｗ、チャンバ内圧力は２Ｐａである。
よりレジストパターン５を灰化し、除去する。レジスト
パターン５除去後、前の工程でエッチングによりパター
ン化されたＣＶＤＳｉＯ2 膜４をマスクとして、熱酸化
膜２、Poly Ｓｉ膜３及び半導体基板１をＲＩＥ（Reac
tive Ion Etching）などにより異方性エッチングし、溝
６を形成する。このときのエッチング条件は、エッチン
グガスとしてＳＦ6 、ＳｉＣｌ4 、Ｎ2 、Ａｒの混合ガ
スを用いる。ガス流量はそれぞれ５ｓｃｃｍ、１６ｓｃ
ｃｍ、５ｓｃｃｍ、２０ｓｃｃｍである。また、ＲＦパ
ワーは８００Ｗ、チャンバ内圧力は２Ｐａである。
【００１１】溝６形成後、図４に示すように室温に保持
したＮＨ4 Ｆ−ＨＦ溶液などのウエットエッチング液中
に半導体基板１を１５秒程度浸積させることで熱酸化膜
２を２０ｎｍ程度後退させる。その後、半導体基板１を
拡散炉中に移動し、炉内をＨ2 雰囲気とした状態で９５
０℃、１０Ｔｏｒｒ、６０ｓｅｃ程度の熱処理を行う。
これにより、溝６の角部６ａ、６ｂが丸まる。丸めのエ
ッチング量は ｎｍである。このときの角部丸めの条
件はガス雰囲気について、Ｏ2 やＨ2 Ｏなどの酸化性ガ
スの分圧が小さいほど、具体的にはこれらの酸化性ガス
成分が１０ｐｐｂ以下にするのが望ましい。また、熱処
理温度が高いほど、熱処理時間が長いほど、及び熱処理
雰囲気の圧力が低いほど、角部の丸まり効果が大きくな
ることがわかっている。このことはＵＳＰ５，０８４，
４０８に詳細に説明されている。この角部の丸めを行わ
なかった場合、その後の熱処理工程で溝全面に酸化膜を
形成する場合、この角部に対応する酸化膜に応力が集中
し、転位などの結晶欠陥が酸化膜に発生し、酸化膜の信
頼性あるいは耐圧が低下する。
したＮＨ4 Ｆ−ＨＦ溶液などのウエットエッチング液中
に半導体基板１を１５秒程度浸積させることで熱酸化膜
２を２０ｎｍ程度後退させる。その後、半導体基板１を
拡散炉中に移動し、炉内をＨ2 雰囲気とした状態で９５
０℃、１０Ｔｏｒｒ、６０ｓｅｃ程度の熱処理を行う。
これにより、溝６の角部６ａ、６ｂが丸まる。丸めのエ
ッチング量は ｎｍである。このときの角部丸めの条
件はガス雰囲気について、Ｏ2 やＨ2 Ｏなどの酸化性ガ
スの分圧が小さいほど、具体的にはこれらの酸化性ガス
成分が１０ｐｐｂ以下にするのが望ましい。また、熱処
理温度が高いほど、熱処理時間が長いほど、及び熱処理
雰囲気の圧力が低いほど、角部の丸まり効果が大きくな
ることがわかっている。このことはＵＳＰ５，０８４，
４０８に詳細に説明されている。この角部の丸めを行わ
なかった場合、その後の熱処理工程で溝全面に酸化膜を
形成する場合、この角部に対応する酸化膜に応力が集中
し、転位などの結晶欠陥が酸化膜に発生し、酸化膜の信
頼性あるいは耐圧が低下する。
【００１２】角部丸めを行った後、図５に示すように、
７００℃のＯ3 雰囲気中でＴＥＯＳ（tetraethoxysilan
e ）を熱分解することで、溝６にＳｉＯ2 膜７を形成
し、溝６を埋め込む。この状態ではアンドープPoly Ｓ
ｉ膜３上にＳｉＯ2 膜７が残存しているために、ＣＭＰ
技術を用いてアンドープPoly Ｓｉ膜３が露出するまで
ＳｉＯ2 膜７をポリッシングする。
７００℃のＯ3 雰囲気中でＴＥＯＳ（tetraethoxysilan
e ）を熱分解することで、溝６にＳｉＯ2 膜７を形成
し、溝６を埋め込む。この状態ではアンドープPoly Ｓ
ｉ膜３上にＳｉＯ2 膜７が残存しているために、ＣＭＰ
技術を用いてアンドープPoly Ｓｉ膜３が露出するまで
ＳｉＯ2 膜７をポリッシングする。
【００１３】以上、本発明の第１の実施例では、上記実
施例中に示した熱処理条件に基づいて基板を熱処理する
だけで基板に形成されたトレンチの角部を丸めることが
可能である。それ以外にも(1) パターン変換差がほとん
どない状態で角部を丸めることが可能である。(2) 条件
の最適化により任意の曲率半径で角部丸めを行える。
(3) 角部丸めを行った後も角部周辺の半導体基板を良好
な結晶状態に維持できる。(4) 角部丸めにより角部の応
力集中を低減し、転位等の結晶欠陥発生を抑制できる。
などの効果が期待できる。
施例中に示した熱処理条件に基づいて基板を熱処理する
だけで基板に形成されたトレンチの角部を丸めることが
可能である。それ以外にも(1) パターン変換差がほとん
どない状態で角部を丸めることが可能である。(2) 条件
の最適化により任意の曲率半径で角部丸めを行える。
(3) 角部丸めを行った後も角部周辺の半導体基板を良好
な結晶状態に維持できる。(4) 角部丸めにより角部の応
力集中を低減し、転位等の結晶欠陥発生を抑制できる。
などの効果が期待できる。
【００１４】次に本発明の第２の実施例について図６な
いし図１３を用いて説明する。まず図６に示すように半
導体基板１０１表面を熱酸化することで半導体基板１０
１表面に第１の絶縁膜１０２を１５ｎｍの厚さに形成す
る。続いてこの第１の絶縁膜１０２上にポリシリコン、
ＳｉＯ2 をこの順に堆積し、４００ｎｍの第２の絶縁膜
１０３、３００ｎｍの第３の絶縁膜１０４を形成する。
いし図１３を用いて説明する。まず図６に示すように半
導体基板１０１表面を熱酸化することで半導体基板１０
１表面に第１の絶縁膜１０２を１５ｎｍの厚さに形成す
る。続いてこの第１の絶縁膜１０２上にポリシリコン、
ＳｉＯ2 をこの順に堆積し、４００ｎｍの第２の絶縁膜
１０３、３００ｎｍの第３の絶縁膜１０４を形成する。
【００１５】第３の絶縁膜１０４形成後、図７に示すよ
うに第３の絶縁膜１０４上の素子形成領域に対応する部
分にレジストが残るようにリソグラフィ工程によりパタ
ーン形成を行う。そして露出した第３の絶縁膜１０４を
エッチングし、第２の絶縁膜１０３が露出するようにす
る。この後、レジストを除去しエッチングされた第３の
絶縁膜１０４をマスクとして第１の絶縁膜１０２、第２
の絶縁膜１０３、及び半導体基板１０１をエッチング
し、半導体基板１０１の表面からの深さ ｎｍまで掘
り下げた第１の溝１０５を形成する。
うに第３の絶縁膜１０４上の素子形成領域に対応する部
分にレジストが残るようにリソグラフィ工程によりパタ
ーン形成を行う。そして露出した第３の絶縁膜１０４を
エッチングし、第２の絶縁膜１０３が露出するようにす
る。この後、レジストを除去しエッチングされた第３の
絶縁膜１０４をマスクとして第１の絶縁膜１０２、第２
の絶縁膜１０３、及び半導体基板１０１をエッチング
し、半導体基板１０１の表面からの深さ ｎｍまで掘
り下げた第１の溝１０５を形成する。
【００１６】第１の溝１０５形成後、図８に示すよう
に、第１の溝１０５表面及び第３の絶縁膜１０４表面に
ＴＥＯＳ（tetraethoxysilane ）のＣＶＤによる第４の
絶縁膜１０６を４００ｎｍの厚さに形成する。
に、第１の溝１０５表面及び第３の絶縁膜１０４表面に
ＴＥＯＳ（tetraethoxysilane ）のＣＶＤによる第４の
絶縁膜１０６を４００ｎｍの厚さに形成する。
【００１７】この後、図９に示すように素子領域以外の
部分に対応する第４の絶縁膜１０６の一部及びその一部
に対応する半導体基板１０１をエッチングし、第２の溝
１０７を形成する。
部分に対応する第４の絶縁膜１０６の一部及びその一部
に対応する半導体基板１０１をエッチングし、第２の溝
１０７を形成する。
【００１８】第２の溝１０７形成後、ＮＨ4 Ｆ溶液に１
２０秒程度半導体基板１０１を浸すことで第４の絶縁膜
１０６を除去し、半導体基板１０１表面及び第１、第
２、第３の絶縁膜１０２、１０３、１０４の表面を露出
させ、かつ第１、第３の絶縁膜１０２、１０４を約２０
ｎｍ後退させる。その後、半導体基板１を拡散炉中に移
動し、炉内をＨ2 雰囲気とした状態で９５０℃、１０Ｔ
ｏｒｒの熱処理を行う。これにより、第２の溝１０７の
角部１０７ａ、１０７ｂが丸まる。丸めのエッチング量
は５０ｎｍである。このときの角部丸めの条件は第１の
実施例と同様、ガス雰囲気について、Ｏ2 やＨ2 Ｏなど
の酸化性ガスの分圧が小さいほど、具体的にはこれらの
酸化性ガス成分が１０ｐｐｂ以下にするのが望ましい。
角部１０７ａ、１０７ｂを丸めた後、第２の溝１０７表
面を含む半導体基板１０１表面を熱酸化し、第２の溝１
０７表面を含む半導体基板１０１表面に熱酸化膜１０８
を形成する。
２０秒程度半導体基板１０１を浸すことで第４の絶縁膜
１０６を除去し、半導体基板１０１表面及び第１、第
２、第３の絶縁膜１０２、１０３、１０４の表面を露出
させ、かつ第１、第３の絶縁膜１０２、１０４を約２０
ｎｍ後退させる。その後、半導体基板１を拡散炉中に移
動し、炉内をＨ2 雰囲気とした状態で９５０℃、１０Ｔ
ｏｒｒの熱処理を行う。これにより、第２の溝１０７の
角部１０７ａ、１０７ｂが丸まる。丸めのエッチング量
は５０ｎｍである。このときの角部丸めの条件は第１の
実施例と同様、ガス雰囲気について、Ｏ2 やＨ2 Ｏなど
の酸化性ガスの分圧が小さいほど、具体的にはこれらの
酸化性ガス成分が１０ｐｐｂ以下にするのが望ましい。
角部１０７ａ、１０７ｂを丸めた後、第２の溝１０７表
面を含む半導体基板１０１表面を熱酸化し、第２の溝１
０７表面を含む半導体基板１０１表面に熱酸化膜１０８
を形成する。
【００１９】熱酸化膜１０８形成後、図１１に示すよう
にＴＥＯＳのＯ3 雰囲気での熱分解によりカバレージ効
果の著しいＳｉＯ2 膜１０９を、第２の溝１０７を埋め
込むように形成する。
にＴＥＯＳのＯ3 雰囲気での熱分解によりカバレージ効
果の著しいＳｉＯ2 膜１０９を、第２の溝１０７を埋め
込むように形成する。
【００２０】ＳｉＯ2 膜１０９形成後、ＳｉＯ2 膜１０
９表面にPolyＳｉ膜１１０を形成し、図１２に示すよう
に、ＳｉＯ2 膜１０９上の第１の溝１０５に対応する部
分にPolyＳｉ膜１１０が残るようにリソグラフィ工程、
プラズマエッチングを施す。
９表面にPolyＳｉ膜１１０を形成し、図１２に示すよう
に、ＳｉＯ2 膜１０９上の第１の溝１０５に対応する部
分にPolyＳｉ膜１１０が残るようにリソグラフィ工程、
プラズマエッチングを施す。
【００２１】最後に、図１３に示すように、第１の絶縁
膜１０２、ＳｉＯ2 膜１０９のうち第１の溝１０５内の
ＳｉＯ2 膜１０９、及び第２の溝１０７内のＳｉＯ2 膜
１０９のみを残すように第２、第３の絶縁膜１０３、１
０４、ＳｉＯ2 膜１０９、 Poly Ｓｉ膜１１０をＣＭＰ
（chemical mechanical polishing ）により除去する。
このとき第２の絶縁膜１０３及び Poly Ｓｉ膜１１０が
ＣＭＰのストッパとなる。
膜１０２、ＳｉＯ2 膜１０９のうち第１の溝１０５内の
ＳｉＯ2 膜１０９、及び第２の溝１０７内のＳｉＯ2 膜
１０９のみを残すように第２、第３の絶縁膜１０３、１
０４、ＳｉＯ2 膜１０９、 Poly Ｓｉ膜１１０をＣＭＰ
（chemical mechanical polishing ）により除去する。
このとき第２の絶縁膜１０３及び Poly Ｓｉ膜１１０が
ＣＭＰのストッパとなる。
【００２２】以上、第２の実施例によればＢｉＣＭＯＳ
におけるＢｉｐｏｌａｒ−ＣＭＯＳ間の素子分離におい
て第１の実施例と同様、上記実施例中に示した熱処理条
件に基づいて基板を熱処理するだけで基板に形成された
トレンチの角部を丸めることが可能である。それ以外に
も(1) パターン変換差がほとんどない状態で角部を丸め
ることが可能である。(2) 条件の最適化により任意の曲
率半径で角部丸めを行える。(3) 角部丸めを行った後も
角部周辺の半導体基板を良好な結晶状態に維持できる。
(4) 角部丸めにより角部の応力集中を低減し、転位等の
結晶欠陥発生を抑制できる。などの効果が期待できる。
におけるＢｉｐｏｌａｒ−ＣＭＯＳ間の素子分離におい
て第１の実施例と同様、上記実施例中に示した熱処理条
件に基づいて基板を熱処理するだけで基板に形成された
トレンチの角部を丸めることが可能である。それ以外に
も(1) パターン変換差がほとんどない状態で角部を丸め
ることが可能である。(2) 条件の最適化により任意の曲
率半径で角部丸めを行える。(3) 角部丸めを行った後も
角部周辺の半導体基板を良好な結晶状態に維持できる。
(4) 角部丸めにより角部の応力集中を低減し、転位等の
結晶欠陥発生を抑制できる。などの効果が期待できる。
【００２３】
【発明の効果】本発明によれば、非常に簡略化された方
法でトレンチ角部の丸めを行うことが可能である。
法でトレンチ角部の丸めを行うことが可能である。
【図１】本発明の第１の実施例の製造工程図
【図２】本発明の第１の実施例の製造工程図
【図３】本発明の第１の実施例の製造工程図
【図４】本発明の第１の実施例の製造工程図
【図５】本発明の第１の実施例の製造工程図
【図６】本発明の第２の実施例の製造工程図
【図７】本発明の第２の実施例の製造工程図
【図８】本発明の第２の実施例の製造工程図
【図９】本発明の第２の実施例の製造工程図
【図１０】本発明の第２の実施例の製造工程図
【図１１】本発明の第２の実施例の製造工程図
【図１２】本発明の第２の実施例の製造工程図
【図１３】本発明の第２の実施例の製造工程図
１、１０１ 半導体基板 ２、１０８ 熱酸化膜 ３、１１０ PolyＳｉ膜 ４ ＣＶＤＳｉＯ2 膜 ５ レジストパターン ６ 溝 ６ａ、６ｂ、１０７ａ、１０７ｂ 角部 ７、１０９ ＳｉＯ2 膜 １０２ 第１の絶縁膜 １０３ 第２の絶縁膜 １０４ 第４の絶縁膜 １０５ 第１の溝 １０６ 第４の絶縁膜 １０７ 第２の溝
Claims (4)
- 【請求項１】 半導体基板に溝を形成する工程と、 その後、前記半導体基板を８００℃以上の非酸化性雰囲
気中でアニールすることで前記溝の開口部及び底部の角
を丸める工程とを具備することを特徴とする半導体装置
の製造方法。 - 【請求項２】 前記非酸化性雰囲気は酸化性ガスの分圧
が１０ｐｐｂ以下であることを特徴とする請求項１記載
の半導体装置の製造方法。 - 【請求項３】 半導体基板上に第１の絶縁膜、第２の絶
縁膜、第３の絶縁膜をそれぞれこの順に堆積する工程
と、 前記第３の絶縁膜を貫通する孔を設ける工程と、 この孔をマスクとして、前記第１の絶縁膜、第２の絶縁
膜を貫通し、一部前記半導体基板まで及ぶ溝を設ける工
程と、 前記半導体基板を８００℃以上であり、酸化性ガスの分
圧が１０ｐｐｂ以下の非酸化性雰囲気中でアニールする
ことで前記溝の開口部及び底部の角を丸める工程と、 前記溝中に誘電体或は導電体を埋め込む工程とを具備す
ることを特徴とする半導体装置の製造方法。 - 【請求項４】 半導体基板上に第１の絶縁膜、第２の絶
縁膜、第３の絶縁膜をそれぞれこの順に堆積する工程
と、 前記第３の絶縁膜を貫通する孔を設ける工程と、 この孔をマスクとして、前記第１の絶縁膜、第２の絶縁
膜を貫通し、一部前記半導体基板まで及ぶ第１の溝を設
ける工程と、 前記第１の溝表面、及び前記第３の絶縁膜表面に第４の
絶縁膜を堆積させる工程と、 前記第１の溝の底面に、前記第４の絶縁膜を貫通するよ
うに第２の溝を形成する工程と、 前記第４の絶縁膜を除去した後、前記半導体基板を８０
０℃以上であり、酸化性ガスの分圧が１０ｐｐｂ以下の
非酸化性雰囲気中でアニールすることで前記第１の溝の
開口部及び底部の角、及び前記第２の溝の開口部及び底
部の角を丸める工程と、 少なくとも前記第１の溝及び前記第２の溝の中に絶縁体
を埋め込む工程とを具備することを特徴とする半導体装
置の製造方法。
Priority Applications (1)
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