JP4104997B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP4104997B2 JP4104997B2 JP2003016917A JP2003016917A JP4104997B2 JP 4104997 B2 JP4104997 B2 JP 4104997B2 JP 2003016917 A JP2003016917 A JP 2003016917A JP 2003016917 A JP2003016917 A JP 2003016917A JP 4104997 B2 JP4104997 B2 JP 4104997B2
- Authority
- JP
- Japan
- Prior art keywords
- groove
- film
- insulating film
- semiconductor substrate
- corners
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Element Separation (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特にトレンチを利用した半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置の高集積化を目的として、半導体基板にトレンチを形成することにより、素子密度を向上させる技術が実用化されてきた。例えばトレンチキャパシタ技術やトレンチ素子分離技術、ＵＭＯＳＦＥＴ技術などがその代表例である。
【０００３】
このようなトレンチを利用した素子を形成する場合、半導体基板を選択的にエッチングすることにより溝が形成されるが、その後の酸化、拡散工程などで凹凸コーナー部分に応力集中が起こり、半導体基板に転位などの結晶欠陥が発生するという問題があった。これを回避する技術として、半導体基板の異方性エッチング後（通常Reactive Ion Etchingで行う）にトレンチ内部をウエットエッチングする工程、もしくは等方性ドライエッチングと酸化工程とを組み合わせる工程を用いて異方性エッチングで生じたダメージを除去するとともにコーナー部をある程度丸めることにより、その後の酸化、拡散工程などにおけるトレンチコーナー部への応力集中を低減させていた。
【０００４】
【発明が解決しようとする課題】
しかしながら、この技術を用いた場合、エッチングと酸化を行うことにより、トレンチパターンが少なくとも片側で０．１μｍ〜０．２μｍあるいはそれ以上広がるため、高集積化に対する限界がある。また、コーナー丸めを行うために工程数が増え、コストが大きくなるという問題もある。
【０００５】
本発明は上記問題点に鑑み、簡単な方法でコストがかさむことのなく、かつトレンチコーナー部への応力集中を低減することが可能な半導体装置の製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記問題点を解決するために、本発明の半導体装置の製造方法では、半導体基板に溝を形成する工程と、その後、前記半導体基板を８００℃以上であり、酸化性ガスの成分が１０ｐｐｂ以下である水素雰囲気中で熱処理することで前記溝の開口部及び底部の角を丸める工程とを具備することを特徴とする。また、本発明の他の半導体装置の製造方法では、半導体基板上に第１の絶緑膜、第２の絶縁膜、第３の絶縁膜をそれぞれこの順に堆積する工程と、前記第３の絶縁膜を貫通する孔を設ける工程と、この孔をマスクとして、前記第１の絶縁膜、第２の絶縁膜を貫通し、一部前記半導体基板まで及ぶ構を設ける工程と、前記半導体基板を８００℃で以上であり、酸化性ガスの成分が１０ｐｐｂ以下の水素雰囲気中で熱処理することで前記溝の開口部及び底部の角を丸める工程と、前記溝中に誘電体或は導電体を埋め込む工程とを具備することを特徴とする。また、本発明の他の半導体装置の製造方法では、半導体基板上に第１の絶縁膜、第２の絶縁膜、第３の絶緑膜をそれぞれこの順に堆積する工程と、前記第３の絶縁膜を貫通する孔を設ける工程と、この孔をマスクとして、前記第１の絶縁膜、第２の絶縁膜を貫通し、一部前記半導体基板まで及ぶ第１の溝を設ける工程と、前記第１の溝表面、及び前記第３の絶縁膜表面に第４の絶縁膜を堆積させる工程と、前記第１の溝の底面に、前記第４の絶縁膜を貫通するように第２の溝を形成する工程と、前記第４の絶縁膜を除去した後、前記半導体基板を８００℃以上であり、酸化性ガスの成分が１０ｐｐｂ以下の水素雰囲気中で熱処理することで前記第１の溝の開口部及び底部の角、及び前記第２の溝の開口部及び底部の角を丸める工程と、少なくとも前記第１の溝及び前記第２の溝の中に絶縁体を埋め込む工程とを具備することを特徴とする。本発明は、半導体基板に形成された溝の角部が、上記雰囲気中で熱処理することにより丸まるという新規な物理現象を利用して行われるものである。この現象は温度が高いほど、圧力が低いほど、また不純物ガスが少ないほど顕著である。よって、これらの条件を最適化することにより任意の曲率半径を持つ丸め形状を得ることが可能である。
【０００７】
【発明の実施の形態】
以下に、本発明の第１の実施例である半導体装置の製造方法を図１ないし図５を用いて説明する。まず、図１に示すように半導体基板４上を１０００℃程度の雰囲気で約１５分間熱酸化することで、熱酸化膜３を３０ｎｍ形成する。次にシラン（ＳｉＨ4 ）雰囲気中で約６５０℃、約３分間処理することで、この熱酸化膜３上に膜厚１００ｎｍのアンドープPoly Ｓｉ膜２を堆積させる。この後、６５０〜７５０℃の減圧雰囲気（４０Ｐａ程度）下でＴＥＯＳ（Tetraethoxysilane ）を４０分間熱分解することでＣＶＤＳｉＯ2 膜１を膜厚８００ｎｍで形成する。
【０００８】
次に図２に示すように、フォトリソグラフィ工程により、ポジレジストよりなるレジストパターン５をｇ線ステッパにより形成する。この後このレジストパターン５をマスクとしてＣＶＤＳｉＯ2 膜６を、ＳＦ6 、ＣＨＦ3 、Ｈｅの混合ガスをエッチングガスとし（流量をそれぞれ７ｓｃｃｍ、４０ｓｃｃｍ、６０ｓｃｃｍとする）、パワー６００Ｗ、チャンバ内圧力１８６Ｐａの条件で５分程度エッチングする。
【０００９】
この後、図３に示すように、アッシャーによりレジストパターン５を灰化し、除去する。レジストパターン５除去後、前の工程でエッチングによりパターン化されたＣＶＤＳｉＯ2 膜１０をマスクとして、Poly Ｓｉ膜１１、熱酸化膜１２及び半導体基板１３をＲＩＥ（Reactive Ion Etching）などにより異方性エッチングし、溝を形成する。このときのエッチング条件は、エッチングガスとしてＳＦ6 、ＳｉＣｌ4 、Ｎ2 、Ａｒの混合ガスを用いる。ガス流量はそれぞれ５ｓｃｃｍ、１６ｓｃｃｍ、５ｓｃｃｍ、２０ｓｃｃｍである。また、ＲＦパワーは８００Ｗ、チャンバ内圧力は２Ｐａである。
【００１０】
溝形成後、図４に示すように室温に保持したＮＨ4 Ｆ−ＨＦ溶液などのウエットエッチング液中に半導体基板１７を１５秒程度浸積させることでＣＶＤ ＳｉＯ2膜１４および熱酸化膜１６を２０ｎｍ程度後退させる。その後、半導体基板１を拡散炉中に移動し、炉内をＨ2 雰囲気とした状態で９５０℃、１０Ｔｏｒｒ、６０ｓｅｃ程度の熱処理を行う。これにより、溝の上部および下部コーナ部が丸まる。このときの角部丸めの条件はガス雰囲気について、Ｏ2 やＨ2 Ｏなどの酸化性ガスの分圧が小さいほど、具体的にはこれらの酸化性ガス成分が１０ｐｐｂ以下にするのが望ましい。また、熱処理温度が高いほど、熱処理時間が長いほど、及び熱処理雰囲気の圧力が低いほど、角部の丸まり効果が大きくなることがわかっている。この角部の丸めを行わなかった場合、その後の熱処理工程で溝全面に酸化膜を形成する場合、この角部に対応するシリコンに応力が集中し、転位などの結晶欠陥がシリコン中に発生し、ジャンクションリークなどの不良が発生する。
【００１１】
角部丸めを行った後、図５に示すように、７００℃のＯ3 雰囲気中でＴＥＯＳ（tetraethoxysilane ）を熱分解することで、溝にＳｉＯ2 膜１８を形成し、溝を埋め込む。この状態ではアンドープPoly Ｓｉ膜１９上にＳｉＯ2 膜１８が残存しているために、ＣＭＰ技術を用いてアンドープPoly Ｓｉ膜１９が露出するまでＳｉＯ2 膜１８をポリッシングする。
【００１２】
以上、本発明の第１の実施例では、上記実施例中に示した熱処理条件に基づいて基板を熱処理するだけで基板に形成されたトレンチの角部を丸めることが可能である。それ以外にも(1) パターン変換差がほとんどない状態で角部を丸めることが可能である。(2) 条件の最適化により任意の曲率半径で角部丸めを行える。(3) 角部丸めを行った後も角部周辺の半導体基板を良好な結晶状態に維持できる。(4) 角部丸めにより角部の応力集中を低減し、転位等の結晶欠陥発生を抑制できる。などの効果が期待できる。
【００１３】
次に本発明の第２の実施例について図６ないし図１３を用いて説明する。まず図６に示すように半導体基板１０１表面を熱酸化することで半導体基板１０１表面にＳｉＯ2膜１０２を１５ｎｍの厚さに形成する。続いてこの第１の絶縁膜１０２上にポリシリコン膜１０３を４００ｎｍ、ＳｉＯ2膜１０４を３００ｎｍそれぞれ堆積する。
【００１４】
ＳｉＯ2膜１０４形成後、図７に示すようにＳｉＯ2膜１０４上の素子形成領域に対応する部分にレジストが残るようにリソグラフィ工程によりパターン形成を行う。そして露出したＳｉＯ2膜１０４をエッチングし、ポリシリコン膜１０３が露出するようにする。この後、レジストを除去しエッチングされたＳｉＯ2膜１０４をマスクとしてポリシリコン膜１０３、ＳｉＯ2膜１０２、及び半導体基板１０１をエッチングし、第１の溝１０５を形成する。
【００１５】
第１の溝１０５形成後、図８に示すように、第１の溝１０５表面及びＳｉＯ2膜１０４表面にＴＥＯＳ膜１０６を４００ｎｍの厚さに形成する。
【００１６】
この後、図９に示すように素子領域以外の部分に対応するＴＥＯＳ膜１０６の一部及びその一部に対応する半導体基板１０１をエッチングし、第２の溝１０７を形成する。
【００１７】
第２の溝１０７形成後、ＮＨ4 Ｆ溶液に１２０秒程度半導体基板１０１を浸すことでＴＥＯＳ膜１０６を除去し、半導体基板１０１表面及びＳｉＯ2膜１０２、ポリシリコン膜１０３、ＳｉＯ2膜１０４の表面を露出させ、かつＳｉＯ2膜１０２、ＳｉＯ2膜１０４を約２０ｎｍ後退させる。その後、半導体基板１０１を拡散炉中に移動し、炉内をＨ2 雰囲気とした状態で９５０℃、１０Ｔｏｒｒの熱処理を行う。これにより、第２の溝１０７の角部１０７ａ、１０７ｂが丸まる。このときの角部丸めの条件は第１の実施例と同様、ガス雰囲気について、Ｏ2 やＨ2 Ｏなどの酸化性ガスの分圧が小さいほど、具体的にはこれらの酸化性ガス成分が１０ｐｐｂ以下にするのが望ましい。角部１０７ａ、１０７ｂを丸めた後、第２の溝１０７表面を含む半導体基板１０１表面を熱酸化し、第２の溝１０７表面を含む半導体基板１０１表面に熱酸化膜１０８を形成する。
【００１８】
熱酸化膜１０８形成後、図１１に示すようにＴＥＯＳのＯ3 雰囲気での熱分解によりカバレージ効果の著しいＳｉＯ2 膜１０９を、第２の溝１０７を埋め込むように形成する。
【００１９】
ＳｉＯ2 膜１０９形成後、ＳｉＯ2 膜１０９表面にPolyＳｉ膜１１０を形成し、図１２に示すように、ＳｉＯ2 膜１０９上の第１の溝１０５に対応する部分にPolyＳｉ膜１１０が残るようにリソグラフィ工程、プラズマエッチングを施す。
【００２０】
最後に、図１３に示すように、ＳｉＯ2膜１０２、ＳｉＯ2 膜１０９のうち第１の溝１０５内のＳｉＯ2 膜１０９、及び第２の溝１０７内のＳｉＯ2 膜１０９のみを残すようにＳｉＯ2膜１０４、ポリシリコン膜１０３、ＳｉＯ2 膜１０９、 Poly Ｓｉ膜１１０をＣＭＰ（chemical mechanical polishing ）により除去する。このときポリシリコン膜１０３及び ポリシリコン膜１１０がＣＭＰのストッパとなる。
【００２１】
以上、第２の実施例によればＢｉＣＭＯＳにおけるＢｉｐｏｌａｒ−ＣＭＯＳ間の素子分離において第１の実施例と同様、上記実施例中に示した熱処理条件に基づいて基板を熱処理するだけで基板に形成されたトレンチの角部を丸めることが可能である。それ以外にも(1) パターン変換差がほとんどない状態で角部を丸めることが可能である。(2) 条件の最適化により任意の曲率半径で角部丸めを行える。(3) 角部丸めを行った後も角部周辺の半導体基板を良好な結晶状態に維持できる。(4) 角部丸めにより角部の応力集中を低減し、転位等の結晶欠陥発生を抑制できる。などの効果が期待できる。
【００２２】
【発明の効果】
本発明によれば、非常に簡略化された方法でトレンチ角部の丸めを行うことが可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施例の製造工程図
【図２】本発明の第１の実施例の製造工程図
【図３】本発明の第１の実施例の製造工程図
【図４】本発明の第１の実施例の製造工程図
【図５】本発明の第１の実施例の製造工程図
【図６】本発明の第２の実施例の製造工程図
【図７】本発明の第２の実施例の製造工程図
【図８】本発明の第２の実施例の製造工程図
【図９】本発明の第２の実施例の製造工程図
【図１０】本発明の第２の実施例の製造工程図
【図１１】本発明の第２の実施例の製造工程図
【図１２】本発明の第２の実施例の製造工程図
【図１３】本発明の第２の実施例の製造工程図
【符号の説明】
１、６、１０、１４ ＣＶＤＳｉＯ2膜
２、７、１１、１５、１９ アンドープPoly Ｓｉ膜
３、８、１２、１６、２０ 熱酸化膜
４、９、１３、１７、２１ 半導体基板
５ レジストパターン
１８ ＳｉＯ2膜
１０１ 半導体基板
１０２ ＳｉＯ2膜
１０３ ポリシリコン膜
１０４ ＳｉＯ2膜
１０５ 第１の溝
１０６ ＴＥＯＳ膜
１０７ 第２の溝
１０７a、ｂ 角部
１０８ 熱酸化膜
１０９ ＳｉＯ2膜
１１０ ポリシリコン膜
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特にトレンチを利用した半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置の高集積化を目的として、半導体基板にトレンチを形成することにより、素子密度を向上させる技術が実用化されてきた。例えばトレンチキャパシタ技術やトレンチ素子分離技術、ＵＭＯＳＦＥＴ技術などがその代表例である。
【０００３】
このようなトレンチを利用した素子を形成する場合、半導体基板を選択的にエッチングすることにより溝が形成されるが、その後の酸化、拡散工程などで凹凸コーナー部分に応力集中が起こり、半導体基板に転位などの結晶欠陥が発生するという問題があった。これを回避する技術として、半導体基板の異方性エッチング後（通常Reactive Ion Etchingで行う）にトレンチ内部をウエットエッチングする工程、もしくは等方性ドライエッチングと酸化工程とを組み合わせる工程を用いて異方性エッチングで生じたダメージを除去するとともにコーナー部をある程度丸めることにより、その後の酸化、拡散工程などにおけるトレンチコーナー部への応力集中を低減させていた。
【０００４】
【発明が解決しようとする課題】
しかしながら、この技術を用いた場合、エッチングと酸化を行うことにより、トレンチパターンが少なくとも片側で０．１μｍ〜０．２μｍあるいはそれ以上広がるため、高集積化に対する限界がある。また、コーナー丸めを行うために工程数が増え、コストが大きくなるという問題もある。
【０００５】
本発明は上記問題点に鑑み、簡単な方法でコストがかさむことのなく、かつトレンチコーナー部への応力集中を低減することが可能な半導体装置の製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記問題点を解決するために、本発明の半導体装置の製造方法では、半導体基板に溝を形成する工程と、その後、前記半導体基板を８００℃以上であり、酸化性ガスの成分が１０ｐｐｂ以下である水素雰囲気中で熱処理することで前記溝の開口部及び底部の角を丸める工程とを具備することを特徴とする。また、本発明の他の半導体装置の製造方法では、半導体基板上に第１の絶緑膜、第２の絶縁膜、第３の絶縁膜をそれぞれこの順に堆積する工程と、前記第３の絶縁膜を貫通する孔を設ける工程と、この孔をマスクとして、前記第１の絶縁膜、第２の絶縁膜を貫通し、一部前記半導体基板まで及ぶ構を設ける工程と、前記半導体基板を８００℃で以上であり、酸化性ガスの成分が１０ｐｐｂ以下の水素雰囲気中で熱処理することで前記溝の開口部及び底部の角を丸める工程と、前記溝中に誘電体或は導電体を埋め込む工程とを具備することを特徴とする。また、本発明の他の半導体装置の製造方法では、半導体基板上に第１の絶縁膜、第２の絶縁膜、第３の絶緑膜をそれぞれこの順に堆積する工程と、前記第３の絶縁膜を貫通する孔を設ける工程と、この孔をマスクとして、前記第１の絶縁膜、第２の絶縁膜を貫通し、一部前記半導体基板まで及ぶ第１の溝を設ける工程と、前記第１の溝表面、及び前記第３の絶縁膜表面に第４の絶縁膜を堆積させる工程と、前記第１の溝の底面に、前記第４の絶縁膜を貫通するように第２の溝を形成する工程と、前記第４の絶縁膜を除去した後、前記半導体基板を８００℃以上であり、酸化性ガスの成分が１０ｐｐｂ以下の水素雰囲気中で熱処理することで前記第１の溝の開口部及び底部の角、及び前記第２の溝の開口部及び底部の角を丸める工程と、少なくとも前記第１の溝及び前記第２の溝の中に絶縁体を埋め込む工程とを具備することを特徴とする。本発明は、半導体基板に形成された溝の角部が、上記雰囲気中で熱処理することにより丸まるという新規な物理現象を利用して行われるものである。この現象は温度が高いほど、圧力が低いほど、また不純物ガスが少ないほど顕著である。よって、これらの条件を最適化することにより任意の曲率半径を持つ丸め形状を得ることが可能である。
【０００７】
【発明の実施の形態】
以下に、本発明の第１の実施例である半導体装置の製造方法を図１ないし図５を用いて説明する。まず、図１に示すように半導体基板４上を１０００℃程度の雰囲気で約１５分間熱酸化することで、熱酸化膜３を３０ｎｍ形成する。次にシラン（ＳｉＨ4 ）雰囲気中で約６５０℃、約３分間処理することで、この熱酸化膜３上に膜厚１００ｎｍのアンドープPoly Ｓｉ膜２を堆積させる。この後、６５０〜７５０℃の減圧雰囲気（４０Ｐａ程度）下でＴＥＯＳ（Tetraethoxysilane ）を４０分間熱分解することでＣＶＤＳｉＯ2 膜１を膜厚８００ｎｍで形成する。
【０００８】
次に図２に示すように、フォトリソグラフィ工程により、ポジレジストよりなるレジストパターン５をｇ線ステッパにより形成する。この後このレジストパターン５をマスクとしてＣＶＤＳｉＯ2 膜６を、ＳＦ6 、ＣＨＦ3 、Ｈｅの混合ガスをエッチングガスとし（流量をそれぞれ７ｓｃｃｍ、４０ｓｃｃｍ、６０ｓｃｃｍとする）、パワー６００Ｗ、チャンバ内圧力１８６Ｐａの条件で５分程度エッチングする。
【０００９】
この後、図３に示すように、アッシャーによりレジストパターン５を灰化し、除去する。レジストパターン５除去後、前の工程でエッチングによりパターン化されたＣＶＤＳｉＯ2 膜１０をマスクとして、Poly Ｓｉ膜１１、熱酸化膜１２及び半導体基板１３をＲＩＥ（Reactive Ion Etching）などにより異方性エッチングし、溝を形成する。このときのエッチング条件は、エッチングガスとしてＳＦ6 、ＳｉＣｌ4 、Ｎ2 、Ａｒの混合ガスを用いる。ガス流量はそれぞれ５ｓｃｃｍ、１６ｓｃｃｍ、５ｓｃｃｍ、２０ｓｃｃｍである。また、ＲＦパワーは８００Ｗ、チャンバ内圧力は２Ｐａである。
【００１０】
溝形成後、図４に示すように室温に保持したＮＨ4 Ｆ−ＨＦ溶液などのウエットエッチング液中に半導体基板１７を１５秒程度浸積させることでＣＶＤ ＳｉＯ2膜１４および熱酸化膜１６を２０ｎｍ程度後退させる。その後、半導体基板１を拡散炉中に移動し、炉内をＨ2 雰囲気とした状態で９５０℃、１０Ｔｏｒｒ、６０ｓｅｃ程度の熱処理を行う。これにより、溝の上部および下部コーナ部が丸まる。このときの角部丸めの条件はガス雰囲気について、Ｏ2 やＨ2 Ｏなどの酸化性ガスの分圧が小さいほど、具体的にはこれらの酸化性ガス成分が１０ｐｐｂ以下にするのが望ましい。また、熱処理温度が高いほど、熱処理時間が長いほど、及び熱処理雰囲気の圧力が低いほど、角部の丸まり効果が大きくなることがわかっている。この角部の丸めを行わなかった場合、その後の熱処理工程で溝全面に酸化膜を形成する場合、この角部に対応するシリコンに応力が集中し、転位などの結晶欠陥がシリコン中に発生し、ジャンクションリークなどの不良が発生する。
【００１１】
角部丸めを行った後、図５に示すように、７００℃のＯ3 雰囲気中でＴＥＯＳ（tetraethoxysilane ）を熱分解することで、溝にＳｉＯ2 膜１８を形成し、溝を埋め込む。この状態ではアンドープPoly Ｓｉ膜１９上にＳｉＯ2 膜１８が残存しているために、ＣＭＰ技術を用いてアンドープPoly Ｓｉ膜１９が露出するまでＳｉＯ2 膜１８をポリッシングする。
【００１２】
以上、本発明の第１の実施例では、上記実施例中に示した熱処理条件に基づいて基板を熱処理するだけで基板に形成されたトレンチの角部を丸めることが可能である。それ以外にも(1) パターン変換差がほとんどない状態で角部を丸めることが可能である。(2) 条件の最適化により任意の曲率半径で角部丸めを行える。(3) 角部丸めを行った後も角部周辺の半導体基板を良好な結晶状態に維持できる。(4) 角部丸めにより角部の応力集中を低減し、転位等の結晶欠陥発生を抑制できる。などの効果が期待できる。
【００１３】
次に本発明の第２の実施例について図６ないし図１３を用いて説明する。まず図６に示すように半導体基板１０１表面を熱酸化することで半導体基板１０１表面にＳｉＯ2膜１０２を１５ｎｍの厚さに形成する。続いてこの第１の絶縁膜１０２上にポリシリコン膜１０３を４００ｎｍ、ＳｉＯ2膜１０４を３００ｎｍそれぞれ堆積する。
【００１４】
ＳｉＯ2膜１０４形成後、図７に示すようにＳｉＯ2膜１０４上の素子形成領域に対応する部分にレジストが残るようにリソグラフィ工程によりパターン形成を行う。そして露出したＳｉＯ2膜１０４をエッチングし、ポリシリコン膜１０３が露出するようにする。この後、レジストを除去しエッチングされたＳｉＯ2膜１０４をマスクとしてポリシリコン膜１０３、ＳｉＯ2膜１０２、及び半導体基板１０１をエッチングし、第１の溝１０５を形成する。
【００１５】
第１の溝１０５形成後、図８に示すように、第１の溝１０５表面及びＳｉＯ2膜１０４表面にＴＥＯＳ膜１０６を４００ｎｍの厚さに形成する。
【００１６】
この後、図９に示すように素子領域以外の部分に対応するＴＥＯＳ膜１０６の一部及びその一部に対応する半導体基板１０１をエッチングし、第２の溝１０７を形成する。
【００１７】
第２の溝１０７形成後、ＮＨ4 Ｆ溶液に１２０秒程度半導体基板１０１を浸すことでＴＥＯＳ膜１０６を除去し、半導体基板１０１表面及びＳｉＯ2膜１０２、ポリシリコン膜１０３、ＳｉＯ2膜１０４の表面を露出させ、かつＳｉＯ2膜１０２、ＳｉＯ2膜１０４を約２０ｎｍ後退させる。その後、半導体基板１０１を拡散炉中に移動し、炉内をＨ2 雰囲気とした状態で９５０℃、１０Ｔｏｒｒの熱処理を行う。これにより、第２の溝１０７の角部１０７ａ、１０７ｂが丸まる。このときの角部丸めの条件は第１の実施例と同様、ガス雰囲気について、Ｏ2 やＨ2 Ｏなどの酸化性ガスの分圧が小さいほど、具体的にはこれらの酸化性ガス成分が１０ｐｐｂ以下にするのが望ましい。角部１０７ａ、１０７ｂを丸めた後、第２の溝１０７表面を含む半導体基板１０１表面を熱酸化し、第２の溝１０７表面を含む半導体基板１０１表面に熱酸化膜１０８を形成する。
【００１８】
熱酸化膜１０８形成後、図１１に示すようにＴＥＯＳのＯ3 雰囲気での熱分解によりカバレージ効果の著しいＳｉＯ2 膜１０９を、第２の溝１０７を埋め込むように形成する。
【００１９】
ＳｉＯ2 膜１０９形成後、ＳｉＯ2 膜１０９表面にPolyＳｉ膜１１０を形成し、図１２に示すように、ＳｉＯ2 膜１０９上の第１の溝１０５に対応する部分にPolyＳｉ膜１１０が残るようにリソグラフィ工程、プラズマエッチングを施す。
【００２０】
最後に、図１３に示すように、ＳｉＯ2膜１０２、ＳｉＯ2 膜１０９のうち第１の溝１０５内のＳｉＯ2 膜１０９、及び第２の溝１０７内のＳｉＯ2 膜１０９のみを残すようにＳｉＯ2膜１０４、ポリシリコン膜１０３、ＳｉＯ2 膜１０９、 Poly Ｓｉ膜１１０をＣＭＰ（chemical mechanical polishing ）により除去する。このときポリシリコン膜１０３及び ポリシリコン膜１１０がＣＭＰのストッパとなる。
【００２１】
以上、第２の実施例によればＢｉＣＭＯＳにおけるＢｉｐｏｌａｒ−ＣＭＯＳ間の素子分離において第１の実施例と同様、上記実施例中に示した熱処理条件に基づいて基板を熱処理するだけで基板に形成されたトレンチの角部を丸めることが可能である。それ以外にも(1) パターン変換差がほとんどない状態で角部を丸めることが可能である。(2) 条件の最適化により任意の曲率半径で角部丸めを行える。(3) 角部丸めを行った後も角部周辺の半導体基板を良好な結晶状態に維持できる。(4) 角部丸めにより角部の応力集中を低減し、転位等の結晶欠陥発生を抑制できる。などの効果が期待できる。
【００２２】
【発明の効果】
本発明によれば、非常に簡略化された方法でトレンチ角部の丸めを行うことが可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施例の製造工程図
【図２】本発明の第１の実施例の製造工程図
【図３】本発明の第１の実施例の製造工程図
【図４】本発明の第１の実施例の製造工程図
【図５】本発明の第１の実施例の製造工程図
【図６】本発明の第２の実施例の製造工程図
【図７】本発明の第２の実施例の製造工程図
【図８】本発明の第２の実施例の製造工程図
【図９】本発明の第２の実施例の製造工程図
【図１０】本発明の第２の実施例の製造工程図
【図１１】本発明の第２の実施例の製造工程図
【図１２】本発明の第２の実施例の製造工程図
【図１３】本発明の第２の実施例の製造工程図
【符号の説明】
１、６、１０、１４ ＣＶＤＳｉＯ2膜
２、７、１１、１５、１９ アンドープPoly Ｓｉ膜
３、８、１２、１６、２０ 熱酸化膜
４、９、１３、１７、２１ 半導体基板
５ レジストパターン
１８ ＳｉＯ2膜
１０１ 半導体基板
１０２ ＳｉＯ2膜
１０３ ポリシリコン膜
１０４ ＳｉＯ2膜
１０５ 第１の溝
１０６ ＴＥＯＳ膜
１０７ 第２の溝
１０７a、ｂ 角部
１０８ 熱酸化膜
１０９ ＳｉＯ2膜
１１０ ポリシリコン膜
Claims (3)
- 半導体基板に溝を形成する工程と、
その後、前記半導体基板を８００℃以上であり、酸化性ガスの成分が１０ｐｐｂ以下である水素雰囲気中で熱処理することで前記溝の開口部及び底部の角を丸める工程とを具備することを特徴とする半導体装置の製造方法。 - 半導体基板上に第１の絶緑膜、第２の絶縁膜、第３の絶縁膜をそれぞれこの順に堆積する工程と、
前記第３の絶縁膜を貫通する孔を設ける工程と、
この孔をマスクとして、前記第１の絶縁膜、第２の絶縁膜を貫通し、一部前記半導体基板まで及ぶ構を設ける工程と、
前記半導体基板を８００℃で以上であり、酸化性ガスの成分が１０ｐｐｂ以下の水素雰囲気中で熱処理することで前記溝の開口部及び底部の角を丸める工程と、前記溝中に誘電体或は導電体を埋め込む工程とを具備することを特徴とする半導体装置の製造方法。 - 半導体基板上に第１の絶縁膜、第２の絶縁膜、第３の絶緑膜をそれぞれこの順に堆積する工程と、
前記第３の絶縁膜を貫通する孔を設ける工程と、
この孔をマスクとして、前記第１の絶縁膜、第２の絶縁膜を貫通し、一部前記半導体基板まで及ぶ第１の溝を設ける工程と、
前記第１の溝表面、及び前記第３の絶縁膜表面に第４の絶縁膜を堆積させる工程と、
前記第１の溝の底面に、前記第４の絶縁膜を貫通するように第２の溝を形成する工程と、
前記第４の絶縁膜を除去した後、前記半導体基板を８００℃以上であり、酸化性ガスの成分が１０ｐｐｂ以下の水素雰囲気中で熱処理することで前記第１の溝の開口部及び底部の角、及び前記第２の溝の開口部及び底部の角を丸める工程と、少なくとも前記第１の溝及び前記第２の溝の中に絶縁体を埋め込む工程とを具備することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003016917A JP4104997B2 (ja) | 2003-01-27 | 2003-01-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003016917A JP4104997B2 (ja) | 2003-01-27 | 2003-01-27 | 半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15939796A Division JP3414590B2 (ja) | 1996-06-20 | 1996-06-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003234400A JP2003234400A (ja) | 2003-08-22 |
| JP4104997B2 true JP4104997B2 (ja) | 2008-06-18 |
Family
ID=27785738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003016917A Expired - Fee Related JP4104997B2 (ja) | 2003-01-27 | 2003-01-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4104997B2 (ja) |
-
2003
- 2003-01-27 JP JP2003016917A patent/JP4104997B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003234400A (ja) | 2003-08-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100394517B1 (ko) | 집적회로에트렌치격리구조를형성하는방법 | |
| KR100621888B1 (ko) | 소자 분리막 형성 방법 및 이를 이용 핀형 전계 효과트랜지스터의 제조방법 | |
| KR100366639B1 (ko) | 다공성 산화막 플러그에 의한 저저항 컨택 형성방법 및이를 이용한 반도체 장치의 형성방법 | |
| KR100809841B1 (ko) | 반도체 장치와 그 제조 방법 | |
| US7442620B2 (en) | Methods for forming a trench isolation structure with rounded corners in a silicon substrate | |
| JPH11289006A (ja) | 集積回路にトレンチアイソレ―ションを形成する方法 | |
| JP3414590B2 (ja) | 半導体装置の製造方法 | |
| JPH02304947A (ja) | 半導体デバイスの製造方法 | |
| WO2009052285A1 (en) | Improved shallow trench isolation for integrated circuit | |
| US6777336B2 (en) | Method of forming a shallow trench isolation structure | |
| US20080305609A1 (en) | Method for forming a seamless shallow trench isolation | |
| JP2004014696A (ja) | 半導体装置の製造方法 | |
| JP3132439B2 (ja) | 半導体装置の製造方法 | |
| JP4104997B2 (ja) | 半導体装置の製造方法 | |
| KR20020018168A (ko) | 반도체장치의 제조방법 | |
| JP2953447B2 (ja) | 溝分離型半導体装置の製造方法 | |
| CN104851802B (zh) | 一种半导体器件及其制作方法 | |
| US6303467B1 (en) | Method for manufacturing trench isolation | |
| KR20130042304A (ko) | 반도체 소자의 제조 방법 | |
| JP2005142549A (ja) | 半導体装置の製造方法 | |
| JPH0334541A (ja) | 半導体装置の製造方法 | |
| JP2005079215A (ja) | 半導体装置の製造方法 | |
| KR100588647B1 (ko) | 반도체 소자의 제조 방법 | |
| CN104051245B (zh) | 一种半导体器件的制备方法 | |
| JP5278132B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050415 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20050606 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070508 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070529 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080325 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080326 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110404 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130404 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |