JPH02304947A - 半導体デバイスの製造方法 - Google Patents

半導体デバイスの製造方法

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は半導体集積回路に関する。更に詳細には、本発
明はデバイス間分離用のトレンチ（溝）を有する集積回
路に関する。
［従来の技術］ 集積回路が小さくなるにつれて、各デバイス間の効果的
な分離が・層重要になってきている。デバイス間分離に
使用される構造は、空間を殆ど占有せず、しかも、優れ
た表面平坦性を有しながら、効果的な電気的分離を形成
しなければならない。
デバイス１１１分離の・つの方法はデバイス間でフィー
ルド酸化膜を使用することである。フィールド酸化膜は
、浅い活性領域を有ケるデバイス間で良好な分離をもた
らす。しかし、常法により成長されるフィールド酸化膜
はしばしば、バーズビークおよびその他の構造を示す。
このような構造はデバイス領域中で望ましからざる蚕食
を起こすばかりか、表面平坦性にも悪影きを及ぼす。
トレンチ分離はデバイス間分離を形成する別の方法であ
る。トレンチ分離はバイポーラトランジスタおよび電界
効果トランジスタ技術の両方に応用できる。トレンチは
−・般的に、フィールド酸化膜よりも空間の消費量が少
ない。伝統的に、トレンチ分離はシリコン基板中に狭く
て深いトレンチまたは溝をエツチングし、そして、その
後このトレンチにシリコン酸化物またはポリシリコンの
ような充填材料を充填することからなる。また、トレン
チは、特定のトランジスタに対して良好な電気的接続を
必要とする情報記憶容量を提供するメモリー設計でも使
用される。しかし、ここに述べられた分離用トレンチは
最小の電荷蓄積を有するように設計されており、トラン
ジスタへの電気的接続は設計されていない。
前記のように、トレンチにはしばしば、シリコン酸化物
またはポリシリコンのような“硬質”材料が充■ｎされ
る。しかし、現在の技術ではトレンチの寸法を様々に変
化させることができない。例えば、・クエハが大小両方
のトレンチを含み、そして、小さいトレンチを充填する
のにポリシリコンが被着されている場合、大きなトレン
チは完全には充填されない。更に、ポリシリコン被着は
必ずしも完全に相似であるとは限らないので、空隙また
は少なくともシームがポリシリコン中、特に狭いトレン
チにおけるポリシリコン中に生成する。
この空隙は後から信頼性の問題を引き起こす様々な不純
物をトラップする。
゛硬質”材料の使用に伴う別の問題は、この“硬質”充
填材料とシリコン基板との間で熱膨張率が異なるために
、後のウエノλの高４加り中に、シリコン基板中にディ
スロケーション（転位）お上びその他の欠陥を生じるこ
とである。更に、従来の方法により形成されたトレンチ
は平坦化するのが困難なＬ而を有する。従って、トレン
チを使用する殆どの設計者は狭いデバイス間領域中でト
レンチを使用し、そして、広いデバイス間領域では常用
の熱成長フィールド酸化膜を使用する。
［発明が解決しようとする課題］ 進んだ半導体集積回路技術の開発に関係する人々は、デ
バイス間分離の優れた方法および特に、様々なサイズの
デバイス間トレンチ形成の優れた方法の継続的なサーチ
に従事している。
トレンチ形成の−・つの試みが、ジャーナル　オブ　エ
レクトロケミカル　ソサエティ（Ｊ　、Ｅ］ｅｃｔｒ。
ｃｈｅＩｌ、ｓｏｃ、）＋第１３４巻、第１１号、２９
２３〜２９３１頁（１９８７）に掲載されたベラカー（
Ｂｅｃｋｅｒ）らの“テトラエチルオルトシリケート（
ＴＥ０１）の熱分解によるドープ）Ｓｉ０２の減圧ＨＭ
ｔ”と題する論文中に説明されている。この論文では、
トレンチの中央部にＳｉＯ２スペーサーとＳｉＯ２ブロ
ツクを汀するトレンチを議論している。ＳｉＯ２ブロツ
クはトレンチキャビティのサイズを効果的に低ドさせる
ので、汀うまでもなく一層容易に充填できる２本以上の
狭いトレンチ中に１木の広いトレンチを形成できる。
［課題を解決するための丁段コ 基板中に熱的に発生された応力およびトレンチ充填材料
中の空隙のような従来技術に伴う様々な問題、を避ける
、広範なサイズのトレンチを形成する方法が発見された
。本発明の代表的な実施例では、トレンチは分離すべき
デバイス領域の周囲の基板（・般的に、シリコン）中に
エツチングされる。その後、トレンチの内部は一次拡散
バリア（例えば、熱成長酸化物）で被覆される。この−
次拡散バリアは、後でトレンチを充填するのに使用され
る材料中に３何されるドーパントの拡散を防１１―する
ことができる。次に、熱応力除去層（すなわち、熱作用
により応力を吸収する層、例えば、相似の誘電体層）を
トレンチ内の−・次拡散バリア上に被着させる。熱応力
除去層はまた、二次拡散バリアとしても機能する。次に
、流動可能な誘電体のような充填材料の第３の層をトレ
ンチ内の熱応力除去層の上面に被着させる。充Ｉｎ材料
の流れ温度は応力除去層の流れ温度よりも低い。充填材
料はトレンチの残部を完全に充填し、そして、シリコン
ウェハの上面を被覆するのに１・分な厚さで被着される
。その後、充填材料をその流れ温度にまで加熱すること
によりフローさせる。この加熱処理中に、応力除去層は
流動化することなく軟化する。比較的軟質な応力除去層
は加熱処理中に生じた応力を吸収し、そして、拡散バリ
アまたはシリコン基板中に亀裂が入ったり、あるいは、
ディスロケーションが起こることを防止する。同時に、
充填材料の生成表面形態はフロー後は比較的平坦になる
。最後に、エッチバック平ｔＨ化工程を使用し、フロー
された充填材料［二面を基板表面までエツチングする。
トレンチが充填された後、デバイス加し工程が開始され
る。
［実施例］ 以下、実施例により本発明を更に詳細に説明する。
第１図〜第９図は、本発明の理解を助けるために、実際
の寸法よりも著しく拡大して模式的に作図されている。
更に、各トランジスタ構造物の細部は図面を明確にする
ために省略されている。トレンチの断面だけが示されて
いる。図は狭いトレンチと広いトレンチの両方を模式的
に示している。
別法として、　・対の図示構造物は同じトレンチ中の別
々の箇所の断面図と考えることもできる。
第１図において、符号１１は基板（一般的に、シリコン
）を示す。所望により、基板１１は上面にエピタキシャ
ル層を有することもできる。符号１３は成長または被着
誘電体パッド（例えば、ＳｉＯ２）を示す。符号１５は
マスク層（例えば、窒化シリコン）を示す。符号１７は
ホトレジストのようなパターン形成された材料を示す。
パッド１３およびマスク層１５は半導体加工の代表的な
初期段階中に常法により形成できることは当業者に自明
である。層１５と１３の代表的な厚さはそれぞれ、１０
００〜３０００＝および１００〜４００＝である。
別法として、所望により、マスク層は厚さが１０００〜
４０００：のポリシリコンで構成することもできる。エ
ッチバック平坦化工程（後記で説明する）は一般的に、
窒化シリコンよりもポリシリコンに対して遥かに高い選
択性を有するので、マスク層には窒化シリコンの代わり
にポリシリコンを使用することが望ましい。その他の材
料も使用できる。
ホトレジスト１７は常法によりパターン形成することが
できる。その後、この構造物全体を当業者に周知の技術
でエツチングし、トレンチ５１および５３（第２図参■
１）を“掘る”。（被覆層１５が窒化層である場合、ホ
トレジスト１７は所望により、トレンチ５１および５３
が形成される前に取り除くこともできる。しかし、被覆
層１５がポリシリコンである場合、ポリシリコンはド部
のシリコン基板のエツチングに通常使用されるエツチン
グ剤用の効果的なマスクとして機能しないので、一般的
に、ポリシリコンはトレンチ５１および５３の形成中も
所定の箇所に残置する。）安定なトレンチを“溝堀り”
するための一つの方法は、当業者により実施されている
２段階反応性イオンエツチング法である。第１段階は０
２１５０ｓｃｃｎ＋およびＳ　Ｆ６１５ＳＣＣ１１を使
用し、出力５００　Ｗ１４００　ｍＴｏｒｒで１〜７分
間行う。第２段階はフレオン−１３Ｂｌを２　、５５Ｃ
ＣＩ使用し、５００　Ｗ、　８００　ｍＴｏｒｒで、所
望のトレンチ深さおよびプロファイルが得られるまで行
う。代表的なトレンチ深さは１〜５μｍである。その他
の様々なエツチング方法は当業者に明らかである。
トレンチ５１はトレンチ５３よりも狭いものとして第２
図に図示されている。本発明は広範な様々な幅を有する
トレンチについて応用できる。０゜６μｍ程度の狭いト
レンチおよび３０μｍ程度の広いトレンチも本発明によ
り形成される。
第２図に示されるように、トレンチ５１および５３が形
成された後、ホトレジストが所定の箇所に残置されてい
る場合（例えば、マスク層がポリシリコンである場合）
、ホトレジスト１７を取り除く。次に、−次拡散バリア
層２１をトレンチ５■および５３の側壁および底部に形
成する。拡散バリア層２１は、基板１１による界面電荷
トラ。
プを殆ど示さない材料でなければならない。トラップさ
れた電荷は基板中で反対の電荷を引きつけ、これにより
、トレンチ上にチャネル（このグ・ヤネルは隣接のソー
ス／ドレインと共に寄生トランジスタを構成する）を形
成するので、界面電信トラップは望ましくない。
層２１の一例は、薄い、高品位のドープされていないＳ
ｉＯ２層である。第３図は酸化膜２１を示す。約８５０
℃で生成された蒸気熱成長酸化膜は応力が低く、シかも
、シリコン界面トラップ密度が低いので、酸化膜２１と
して好適である。酸化膜２１の代表的な厚さは１００〜
４００＝である。均一・な膜厚の酸化膜２１が望ましい
。これは前記の方法により形成できる。
次に、第４図に示されているように、熱応力除去層２３
を拡散バリア層２１Ｆ−に形成する。第４図から明らか
なように、応力除去層２３は、トレンチ５１および５３
の底部および側壁」二の酸化膜２１を完全に被覆する。
比較的均一な厚さを有するバリア層２３が望ましい。バ
リア層の代表的な厚さは１０００〜３０００：である。
応力除去層２３は例えば、ボロシリケートガラス（ＢＰ
ＳＧ）またはテトラエトキシシラン［Ｓｉ（ＯＣ２Ｈ５
）４コ　（略号：ＴＥ０１）の熱分解および分解により
被着された酸化膜である。
ＢＰＳＧまたは熱分解ＴＥＯ５Ｏ被着（堆積）方法は当
業者に周知である。従って、”ＴＥ０８層の被着”とい
う表現は一般的に、反応器中におけるＴＥ０１の分解お
よび熱分解による誘電体層の被着を意味するものと当業
者により理解される。
生成されたシリコンの酸化物は優れたステップカバレー
ジ（段差部被覆性）を示す。例えば、シランのようなそ
の他の酸化物先駆物質ガスも所望により使用できる。し
かし、ＴＥ０１例えば、シランよりも取り扱いが比較的
安全である。
その他の材料も層２３の形成に使用できる。層２３の形
成に使用される材料は、低電荷トラップ密度と比較的高
い流れ温度を有するものでなげればならない。層２３に
とって比較的高い流れ温度の改変性は下記で説明する。
層２３を被着した後、第５図に示される充？＃Ｅ４２５
を被着する。充填層２５は応力除去層２３よりも低い温
度でフローする材料からなる。更に、充填層２５はトレ
ンチを充満するのにＩ°分な量で被着される。
充ｈＢ層２５の構成材料の・例はホウ素が約３ｗｔ％お
よびリンが約３ｖｔ％添加された、ＴＥ０１の熱分解お
よび分解により生成された酸化物である。
得られた誘電体材料は、その被着に使用された化学先駆
物質に関連して、その成分の頭文字により、しばしばＢ
ＰＴＥＯ８と呼ばれる。従って、“ＢＰＴＥＯ８層の被
ｎ″きいう表現は、一般的に、反応器内において、リン
およびホウ素ドーパントの存在下で、ＴＥ０１の分解に
より形成された誘電体層の被着を意味するものと当業者
に理解される。リンおよびホウ素ドーパントは例えば、
トリメチルホスフィン、ホスフィン、トリメチルボレー
ト、トリメチルホスフェート、トリエチルホスファイト
またはトリエチルホスフェートから得ることができる。
層２３および２５を形成ｌるのにその他の様々な材料を
選択することもできる。層２３の場合、ジアセトキシジ
ターシャリ−ブトキシシラン（ＣｚｏＨ２６０＊５ｉ）
（略号：“ＤＡＤＢＳ”）またはテトラメチルシクロテ
トラフロキサン（Ｃ４Ｈ７６Ｓｉ４０４）（略号：ＴＭ
ＣＴＳ”）（これはエアープロダクツ　アンド　ケミカ
ルズ社の一部門であるジェー・シー・シュマツハ−（Ｊ
。
Ｃ，Ｓｃｈｕｍａｃｈｅｒ）により“ＴＯＭＣＡＴＳ″
という登録商標で市販されている）などの化学先駆物質
を使用できる。これらの材料の被着方法は当業者に周知
である。
層２５の場合、前記の化学先駆物質の何れかをドーパン
トと併用し、適当な流動性充填材料を提供することがで
きる。史に、層２３は、層２３中のドーピングレベルが
層２５中のレベルよｔ）１１いドーパントと共に、前記
の全ての先駆物質からも形成することができる。層２３
中のドーピングレベルが層２５中のレベルよりも低いこ
とにより、層２５の流れ温度は層２３の温度よりも低い
。
例えば、ＢＰＴＥＯ３から被着された誘電体の流れ（フ
ロー）特性はホウ素およびリンの含有率によりかなり影
響される。従って、層２３が充填材料２５よりも少ない
晴のドーパントを含有し、これにより層２５の流れ温度
が層２３の流れ温度以下に維持される場合、ＢＰＴＥＯ
３を用いて熱応力除去層２３を形成することもできる。
別法として、層２５の流れ温度が層２３の流れ１鑓度以
下に維持されるようにリン含量が調整されていれば、少
量のリンを含有し、ホウ素を殆ど含有しないＴＥ０１　
（ＰＴＥＯ５という略号で呼ばれる）から形成された熱
応力除去層２３も使用できる。また、望ましくは、充填
材料２５の流れ温度は、ウェハが暴露されるその後の全
ての炉加熱温度よりも高くなければならない。
充填材料２５を被着した後、これを炉中で、または短時
間熱処理アニール（ＲＴＡ）法により加熱することによ
りフローさせる。フロー後の生成構造物を第６図に示す
。特定量のホウ素およびリンを有するＢＰＴＥＯ８を層
２５に使用する場合、これは窒素または酸素の雰囲気中
で、８５０〜９５０°Ｃの範囲内の温度で０．５〜２時
間かけてフローさせることができる。別法として、ＢＰ
ＴＥＯ８は１０００℃で３０〜６０秒間かけて短時間熱
処理アニールすることもできる。
第６図の構造物を次にエッチバック平坦化処理し、ウェ
ハの表面を平坦化する。様々なエッチバック平坦化方法
が当業者に周知である。例えば、ホトレジスト８１を層
２５の上面に被着する。ホトレジスト８１をスピンし、
平坦な上面を形成する。次いで、ホトレジストと層２５
の組み合わせを、これら両方の層を同じ速度で攻７する
エツチング剤でエツチングする。米国特許第４４８１０
７０号明細８寸に工・ソチバンク平坦化方法が開示され
ている。
トレンチ５１が非常に狭い（すなわち、高アスペクト比
をＨする）場合、層２５が被着された後、層２５内に空
隙が形成される可能性がある。この空隙を防止するため
に、フローとエッチバック処理を反復して行うことがで
きる。反復フロー／エッチバック処理は別の反応器また
は同じ反応器内で当業者により実施できる。反復フロー
／エッチバック処理中に、ホトレジスト材料を層２５の
表面に塗布し、そして、例えば、回転させることにより
平坦化させることができる。その後、ホトレジストと層
２５の合併層を所定の距離だけ下方へエツチングする。
次いで、層２５をその流れ温度にまで加熱する。その後
、別のホトレジストを塗布し、そして、全処理方法を１
回以上反復する。
第５図を参照する。トレンチ５３の高さはｈ２で示され
ている。トレンチ５３内の層２５の厚さはｈａで示され
ている。ｈａはｈ２よりも大きいことが望ましい。これ
により、トレンチは、フローおよびエッチバックの開始
前に、完全に充填される。ウェハの１．而より１−の層
の厚さｈｌは・般的に、ｈａに等しい。トレンチ５１お
よび５３のそれぞれの土のＰＪ２５の上面にディンプル
または中空部６１および６３が認められる。トレンチ５
３はトレンチ５１よりも広いので、層２５の特徴に良く
似るために、ディンプル６３はディンプル６１よりも広
い。言うまでもなく、どのような幅ノドレンチでも、被
着層２５の厚さをトレンチの深さと同等か、またはこれ
以上になるように選択すれば、トレンチは垂直方向に完
全に充填される。
第７図は、ホトレジスト８１と層２５を層１５の」二面
（例えば、窒化シリコンまたはポリシリコン）に達する
までエッチバックした後のウェハを示す。第６図および
第７図を比較すると、層２３の上部も除去されているこ
とが分かる。屓２３が例えば、ＴＥ０１またはＢＰＴＥ
Ｏ８であり、また、層２５がＢＰＴＥＯ３から形成され
ている場合、層２３の上部は同じエッチバック方法によ
り除去することができる。層２３は、層２５およびホト
レジスト８１をエツチングする方法により容易にエツチ
ングされない材料でなければならない。
層２３は別のエツチング剤を用いて別の方法で除去する
こともできる。
第７図に示される形状に達したら、層１５，１３および
、これらの層に隣接する層２３の少部分を除去し、第８
図に示す形状を形成する。第８図には、半導体分野で公
知の方法によりデバイス製造のような、その後の二次加
工に使用できる、充填されたトレンチ５１および５３と
シリコンの−Ｌ面７１を汀するウェハが図示されている
。
第８図は、シリコンウェハの上面７１を超えて若干突出
する、トレンチ５１と５３の上面５３１および５１１を
示す。一般的に、数百＝程度である突出部５３１および
５１１は、常法により形成されるトレンチに発生する、
トレンチの側壁の周囲の寄生チャネル形成を防止するの
に役立つので、好ましい。寄生チャネルは、ゲートラン
ナーがトレンチ側壁」二の露出酸化物を接触すると形成
されることがある。露出酸化物が隣接するＭＯＳトラン
ジスタのゲート酸化膜よりも薄い場合、寄生チャネルは
高いトランジスタ漏れ電流を起こす。（寄生チャネル形
成の説明および図解は、クロサワらの、”ＶＬＳＩデバ
イス用の新規な無バーズビーグフィールド分離技術”、
ＩＥＥＥ、ＩＥＤＭテクニカルダイジェスト、３８４〜
３８７　ｉＴ　（１９８１）に開示されている。） 突出部５３１および５１１の存在は層１５により確実に
される。層１５は平坦化エッチバック方法のためのエッ
ヂング停止層として機能し、突出部５３１および５１１
の高さを決定するのに役立つ。
前記のように、前記の技術は同じウェハの様々なサイズ
のトレンチを充填するのに中し分なく機能する。再び第
５図を参照する。前記のように、狭いトレンチ５１は層
２５中に比較的狭いディンプル６１を有することが認め
られる。これに対して、広いトレンチ５３は層２５中に
、一層広いディンプル６３を有する。しかし、第６図に
示されるような平坦化ｒ程により、広いトレンチ５３も
狭いトレンチ５１も適正に充填することができる。
本発明の別の利点は、第３図〜第６図に図示されたよう
な一連の充填処理中に、シリコン基板１１に殆ど結晶欠
陥が生成されないことである。熱応力除去層２３は充填
材料２５の被着およびその後の加熱中に軟化する。軟化
層２３は層２５の被？ｔおよびその後の加熱中に生じた
熱応力を吸収する。これにより、層２１または基板１１
に欠陥およびディスロケーシｄンが発生することを防Ｉ
卜するか、または少な（とも軽減する。更に、］・レン
チ５１および５３の形成と充填後に行われるその後の加
熱処理は基板１１中に亀裂、欠陥またはディスロゲーシ
ョンを誘発しにくい。その後の加熱処理中に、誘電体２
５および２４の両方とも軟化し、そして、熱的に発生さ
れた応力を吸収する。
層２１（および、稀に層２３）は拡散バリアとして機能
する。これ１らの層は、充填材料２５で使用されたドー
パントが基板中に拡散することを防ＬＬ：、する。
前記の技術は従来の技術を凌駕する様々な利点を示す。
既に説明した・つの従来技術では、トレンチ自体の内ｎ
（に酸化シリ５ンブロソクを生成する。このブロックは
大きなトレンチを２側辺１−の小さなトレンチに効宋的
に分割する。しかし、ブロックの生成は別のマスクを２
認とする。本発明によれば、このような別のマスクの使
用は避けられる。本発明の別の利点は、寄生トランジス
タ形成の防止である。凸状の突出部５１１および５３１
は寄生トランジスタ形成を防ＩＪ二する手段である。
突出ｚ５ｉｉおよび５３１の存在はマスク層１５（これ
はその後エツチングにより除去される）により確実にさ
れる。これに対して、幾つかの従来技術によるトレンチ
設計では、様々な条件下で、寄生トランジスタ形成の可
能性を高める凹状の上面を有する。例えば、前記のベラ
カーらの論文の第１５図に示された構造物は凹状の上面
を有する。
トレンチの側面はスペーサーを有する。このスペーサー
はＴＥ０１を被着し、その後エツチングすることにより
形成される。しかし、製造環境では、スペーサーを、シ
リコン基板の頂部を平滑にするｌ−面と　・致するよう
に製造することができない。
若干のオーバーエツチングが幾つかのスペーサーｌ−で
必ず起こる。従って、トレンチはその側壁（僅かにオー
バーエツチングスペーサー上の側Ｉ！！＞に露出シリコ
ンの領域を何する。その後の正常なデバイス二次加工は
トレンチ壁の」二部露出部分に寄生デバイスを形成する
。
本発明によれば前記以外の他の利点も得られる。
ポリ７リコンで充填された従来のトレンチは、様々な不
純物をトラップする空隙およびシームを示す。この不純
物は後に漏れ出て、デバイスの信頼性を損なう。前記の
ように、本発明によれば、充填材料中の空隙を除去する
のに極めて有用な、反復フロー／エッチバック処理を行
うことができる。
更に、ポリシリコンは約１０６Ω−ｃｍの抵抗率を有す
る理想的絶縁体ではない。本発明のトレンチで使用され
る酸化物は約８桁も高い抵抗率を仔するので、優れた絶
縁性をもたらす。
本発明は真っすぐな側壁を（ｆするトレンチに限定され
ない。第９図に、傾斜側壁をイ〕゛する２木のトレンチ
１５１および１５３を示す。トレンチ１５１は傾斜壁１
６３および１６５と底部１６１により“Ｖ″字形してい
る。トレンチ１５３は甲ｆｆｊな底部と傾斜側壁１７３
および１７５を存する。
傾斜側壁をｆｌするトレンチを形成する様々な方法は当
業者に公知である。これらの方法は、例えば、ＫＯＨを
使用するウエント化学エツチングまたはプラズマテーバ
ーエソチングなどである。
両方のトレンチとも旧誼の本発明の方法により充填およ
び加工処理される。第９図に示された生成構造物は第８
図の層２１．２３および２５と類似する層１２１．１２
３および１２５を有する。
［発明の効果コ 以上説明したように、本発明によれば、基板中に熱的に
発生された応力およびトレンチ充填材料中に空隙を有し
ない、広範なサイズのトレンチを形成することができる
。
【図面の簡単な説明】
第１図〜第８図は例示的な−・連の加工処理工程により
形成された代表的実施例の構造物の断面図である。 第９図は本発明の別の実施例の断面図である。 Ｆｌに、　／−と−一一一一−−−−−−−−−−−−
−さＦｌ（３，５

Claims (1)

  1. 【特許請求の範囲】 〔１〕基板（１１）中にトレンチ（５１、５３）を形成
    し； 前記トレンチ中に拡散バリア層（２１）を形成すること
    からなる半導体デバイスの製造方法において、 前記バリア層（２１）上に熱応力除去層（２３）を被着
    し； 前記熱応力除去層（２３）上に充填材料（２５）を被着
    し、前記充填材料は外面（６１、６３）を有し、そして
    、前記トレンチを充填し、前記充填材料（２５）は前記
    熱応力除去層（２３）の流れ温度よりも低い流れ温度を
    有し； 前記充填材料（２５）を少なくともその流れ温度にまで
    加熱して前記外面を平滑にし；そして、前記充填材料（
    ２５）の前記上面をエッチバックする； ことを特徴とする半導体デバイスの製造方法。 〔２〕前記基板（１１）はシリコンである請求項１の製
    造方法。 〔３〕前記熱応力除去層（２３）は、テトラエトキシシ
    ラン、ジアセトキシジターシャリーブトキシシランおよ
    びテトラメチルシクロテトラシロキサンからなる群から
    選択される材料の被着により形成される請求項１の製造
    方法。 〔４〕前記熱応力除去層（２３）はボロホスホシリケー
    トガラスである請求項１の製造方法。 〔５〕前記充填材料（２５）は、テトラエトキシシラン
    、ジアセトキシジターシャリーブトキシシランおよびテ
    トラメチルシクロテトラシロキサンからなる群から選択
    される材料を、流動性を助長するドーパントと共に被着
    することにより形成される請求項１の製造方法。 〔６〕前記拡散バリア層（２１）はＳｉＯ＿２である請
    求項１の製造方法。 〔７〕前記充填材料はホウ素およびリンを各々、３±０
    ．５ｗｔ％含有する請求項１の製造方法。 〔８〕前記エッチバック工程は、 前記充填材料の前記外面上にレジスト材料（８０）を被
    着し； 前記レジスト（８０）を平坦化し；そして、前記レジス
    トおよび前記充填材料をエッチングし、前記充填材料の
    外面を露出させる； 工程を含む請求項１の製造方法。 〔９〕前記加熱工程および前記エッチバック工程は２回
    以上行われる請求項１の製造方法。 〔１０〕前記加熱工程は炉中で、９５０℃±５０℃で行
    われる請求項１の製造方法。 〔１１〕前記加熱工程は短時間熱処理アニーリングによ
    り１０５０℃±５０℃で行われる請求項１の製造方法。 〔１２〕前記熱応力除去層（２３）は前記充填材料（２
    ５）よりも低い濃度のドーパントを含有する請求項１の
    製造方法。 〔１３〕シリコン基板（１１）の表面上に第１のＳｉＯ
    ＿２層（１３）を被着し； 前記第１のＳｉＯ＿２層（１３）上に窒化シリコン層（
    １５）を被着し； 前記ＳｉＯ＿２層（１３）および前記窒化シリコン層（
    １５）を通して前記シリコン基板（１１）中に選択的に
    エッチングして少なくとも１本のトレンチ（５１、５３
    ）を形成し、前記トレンチは側壁と底部を有し、前記第
    １のＳｉＯ＿２層（１３）および前記窒化シリコン層（
    １５）の一部分は前記シリコン表面に残留し； 前記トレンチの前記側壁および前記底部に第２のＳｉＯ
    ＿２層（２１）を形成し； 前記第２のＳｉＯ＿２層（２１）上に熱応力除去層（２
    ３）を被着し、前記熱応力除去層は酸化物先駆物質ガス
    の分解により形成され、前記熱応力除去層は前記トレン
    チ内のキャビティを画成し；前記キャビティ中に流動性
    充填材料（２５）を被着し、前記充填材料はホウ素およ
    びリンと共に酸化物先駆物質ガスを分解することにより
    生成され、前記充填材料は前記キャビティを殆ど充満し
    、かつ、前記シリコン基板の前記表面以上の厚さを有す
    るのに十分な厚さであり； 前記流動性充填材料（２５）を加熱して前記充填材料を
    フローさせ； 前記シリコン表面上に残る前記第１のＳｉＯ＿２層（１
    ３）の前記部分および前記シリコン表面上に残る前記窒
    化シリコン層（１５）の前記部分と共に前記充填材料を
    エッチバックして前記シリコン表面を露出し、かつ、前
    記シリコン表面を超えて僅かに突出する前記充填材料の
    上面を形成することからなる半導体の製造方法。
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