JPS618944A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS618944A JPS618944A JP13045384A JP13045384A JPS618944A JP S618944 A JPS618944 A JP S618944A JP 13045384 A JP13045384 A JP 13045384A JP 13045384 A JP13045384 A JP 13045384A JP S618944 A JPS618944 A JP S618944A
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- groove
- oxide film
- silicon
- polycrystalline silicon
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/763—Polycrystalline semiconductor regions
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- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
イ、産業上の利用分野
本発明は半導体装置、特に一つの半導体基板に多数の素
子が形成された集積回路などの素子間分離として、誘電
体分離を用いた半導体装置およびその製造方法に関する
。
子が形成された集積回路などの素子間分離として、誘電
体分離を用いた半導体装置およびその製造方法に関する
。
の縮少が図られているが、その中でも誘電体分離方式が
有監視されている。
有監視されている。
第３図は、従来の誘電体分離半導体装置の断面図でるる
。図において、Ｐ型半導体基板１１の上にＮ＋埋込層１
２が形成され、その上にＮ−エピタキシャル層１３が形
成された基板構体に、Ｕ字形の溝を設け、この溝内面を
熱酸化のシリコン酸化膜１６’で覆い、さらに多結晶シ
リコン１８で溝−を埋設し、埋設多結晶シリコン表面を
シリコン酸化膜１７で覆った構造である。
。図において、Ｐ型半導体基板１１の上にＮ＋埋込層１
２が形成され、その上にＮ−エピタキシャル層１３が形
成された基板構体に、Ｕ字形の溝を設け、この溝内面を
熱酸化のシリコン酸化膜１６’で覆い、さらに多結晶シ
リコン１８で溝−を埋設し、埋設多結晶シリコン表面を
シリコン酸化膜１７で覆った構造である。
Ｉ ハ０発明が解決しようとする問題点
このような従来の集積回路は、第３図に示すように、多
結晶シリコン１８を埋設した溝部の分離領域と、この分
離領域により分けられた活性領域との境界において、シ
リコン酸化膜の膜厚が不均一となシ、鳥のくちばし状に
薄くなっている。これにより以後の素子製造工程におい
て、大きな制約を受けることとなシ、また、選択酸化に
よる結晶欠陥や歪も無視できない。その結果、絶縁分離
領域とエミッタ領域１５を隣接して設けることができず
、この間に所定の距離を隔てる必要があシ集積度向上に
対し障害となっている。
このような従来の集積回路は、第３図に示すように、多
結晶シリコン１８を埋設した溝部の分離領域と、この分
離領域により分けられた活性領域との境界において、シ
リコン酸化膜の膜厚が不均一となシ、鳥のくちばし状に
薄くなっている。これにより以後の素子製造工程におい
て、大きな制約を受けることとなシ、また、選択酸化に
よる結晶欠陥や歪も無視できない。その結果、絶縁分離
領域とエミッタ領域１５を隣接して設けることができず
、この間に所定の距離を隔てる必要があシ集積度向上に
対し障害となっている。
二４問題点を解決するための技術手段
本発明では、分離領域のための溝内面を熱酸化および気
相成長による第１の絶縁膜で覆い、さらに多結晶シリコ
ンにより前記溝を埋設し、この埋設多結晶シリコン表面
の周辺を前記溝内面から続く第１絶縁膜で覆い、前記多
結晶シリコン表面の中央部を熱酸化による第２の絶縁膜
Ｔ゛覆って絶縁分離領域を形成する。
相成長による第１の絶縁膜で覆い、さらに多結晶シリコ
ンにより前記溝を埋設し、この埋設多結晶シリコン表面
の周辺を前記溝内面から続く第１絶縁膜で覆い、前記多
結晶シリコン表面の中央部を熱酸化による第２の絶縁膜
Ｔ゛覆って絶縁分離領域を形成する。
ホ０作用 □・、ｉ本
発明では、シリコン溝の側面エッチと気相成長法による
シリコン酸化膜の形成を組合せることにより、活性領域
の近傍での酸化膜の膜厚を均一化し、同時に窒化膜マス
クによる選択酸化により誘起される結晶欠陥や歪の発生
を防止する。
発明では、シリコン溝の側面エッチと気相成長法による
シリコン酸化膜の形成を組合せることにより、活性領域
の近傍での酸化膜の膜厚を均一化し、同時に窒化膜マス
クによる選択酸化により誘起される結晶欠陥や歪の発生
を防止する。
へ、実施例
つぎに本発明を実施例により説明する。
第１図は本発明の一実施例の部分断面図である。
第１図において、Ｐ型シリコン基板１１．Ｎ＋埋込層１
２．Ｎ−エピタキシャル層１３で基板構体が形成されて
いる＠この基板構体に設けられた分離用の溝内に埋設さ
れている多結晶シリコン１８と、基板構体との間を分離
する絶縁膜として、気相成長によるシリコン酸化膜１６
を用い、シリコン酸化膜１６と基板構体との界面状態を
良くする為に、薄い熱酸化膜２０が形成されて−る。こ
の酸化膜２０は、９００°００２酸化により形成され、
その膜厚は、１００Ａ程度でおる。これに対し、酸化膜
１６は膜厚的０．３μｍが適尚である。又、埋設、多結
晶シリコンの表面は、シリコン酸化膜１６と熱酸化によ
るシリコン酸化膜１７により覆われている。シリコン酸
化膜１６は、多結晶シリコン１８の表面の周辺部で、絶
縁領域パターン端から同一距離、約０，５μｍ幅で形成
されておシ、シリコン酸化膜１７を形成する時に、活性
領域にストレスが加わシ、結晶欠陥や歪が発生すること
を防止している。以上の様に、本発明の構造では。
２．Ｎ−エピタキシャル層１３で基板構体が形成されて
いる＠この基板構体に設けられた分離用の溝内に埋設さ
れている多結晶シリコン１８と、基板構体との間を分離
する絶縁膜として、気相成長によるシリコン酸化膜１６
を用い、シリコン酸化膜１６と基板構体との界面状態を
良くする為に、薄い熱酸化膜２０が形成されて−る。こ
の酸化膜２０は、９００°００２酸化により形成され、
その膜厚は、１００Ａ程度でおる。これに対し、酸化膜
１６は膜厚的０．３μｍが適尚である。又、埋設、多結
晶シリコンの表面は、シリコン酸化膜１６と熱酸化によ
るシリコン酸化膜１７により覆われている。シリコン酸
化膜１６は、多結晶シリコン１８の表面の周辺部で、絶
縁領域パターン端から同一距離、約０，５μｍ幅で形成
されておシ、シリコン酸化膜１７を形成する時に、活性
領域にストレスが加わシ、結晶欠陥や歪が発生すること
を防止している。以上の様に、本発明の構造では。
活性領域との界面における酸化膜の膜厚の均一性を大幅
に改善すると同時に、熱酸化膜形成時の結晶歪や欠陥の
発生を防止している。
に改善すると同時に、熱酸化膜形成時の結晶歪や欠陥の
発生を防止している。
次に第２図（ａ）〜（ｆ）により製造方法を説明する。
まず、第２図（！Ｉ）は、半導体基板１０１表面に、熱
酸化によるシリコン値化膜１０２を約５００人の膜厚で
形成し、その上に気相成長法によるシリコン窒化膜１０
３を約１００ＯＡの膜厚で形成した後に、フォトプロセ
スを用いて、該２重膜に基板表面に達する開口を設ける
と同時に、該開口を通して異方性ドライエッチにより溝
１０４を形成した所を示す。溝の深さは約５μｍである
。つぎに同図（ｂ）のように、等方性ウェットエッチを
用いて溝内面を約０．３μｍエツチングする。エッチ液
としてはＨＦ−ＨＮＯｓ系を使用する。このときシリコ
ン酸化膜１０２．シリコン窒化膜１０３はほとんどエツ
チングされない。つぎに同図（Ｃ）のように、溝内面を
熱酸化し、シリコン酸化膜１０５を約１０ＯＡ形成する
・酸化条件としては、９００℃。
酸化によるシリコン値化膜１０２を約５００人の膜厚で
形成し、その上に気相成長法によるシリコン窒化膜１０
３を約１００ＯＡの膜厚で形成した後に、フォトプロセ
スを用いて、該２重膜に基板表面に達する開口を設ける
と同時に、該開口を通して異方性ドライエッチにより溝
１０４を形成した所を示す。溝の深さは約５μｍである
。つぎに同図（ｂ）のように、等方性ウェットエッチを
用いて溝内面を約０．３μｍエツチングする。エッチ液
としてはＨＦ−ＨＮＯｓ系を使用する。このときシリコ
ン酸化膜１０２．シリコン窒化膜１０３はほとんどエツ
チングされない。つぎに同図（Ｃ）のように、溝内面を
熱酸化し、シリコン酸化膜１０５を約１０ＯＡ形成する
・酸化条件としては、９００℃。
０雪雰囲気で約３０分が適当である。その後に高温減圧
気相成長法によりリコン酸化膜１０６を約０．３μｍの
膜厚で形成する。次に同図（ｄ）のように、溝を多結晶
シリコン１８により埋設する。埋設方法としては、基板
表面に、所望の膜厚で多結晶シリコン膜を形成した後に
、シリカ膜を塗布し、シリカ膜と多結晶シリコン膜を同
時にエツチングする方法が適して―る。つぎに同図（ｅ
）のように、シリコン窒化膜１０３上のシリコン酸化膜
１０６を除去し、シリコン窒化膜１０３をマスクとして
選択的に酸化し、多結晶シリコン１８表面にシリコン酸
化膜１０８ｔ−形成する。酸化条件として、９５０℃６
気圧の加圧酸化を使用し酸化条件を３０′
分とすれは、シリ・ン酸化膜１０８の膜厚は約０．６μ
ｍとなる。
気相成長法によりリコン酸化膜１０６を約０．３μｍの
膜厚で形成する。次に同図（ｄ）のように、溝を多結晶
シリコン１８により埋設する。埋設方法としては、基板
表面に、所望の膜厚で多結晶シリコン膜を形成した後に
、シリカ膜を塗布し、シリカ膜と多結晶シリコン膜を同
時にエツチングする方法が適して―る。つぎに同図（ｅ
）のように、シリコン窒化膜１０３上のシリコン酸化膜
１０６を除去し、シリコン窒化膜１０３をマスクとして
選択的に酸化し、多結晶シリコン１８表面にシリコン酸
化膜１０８ｔ−形成する。酸化条件として、９５０℃６
気圧の加圧酸化を使用し酸化条件を３０′
分とすれは、シリ・ン酸化膜１０８の膜厚は約０．６μ
ｍとなる。
以上の工程を用埴ることにより、本発明の構造を得るこ
とが出来る。又、上記説明では溝形状がＵ字形のものに
ついて説明したが、溝形状がＹ字形で６っても、同一製
法を用いることができる。
とが出来る。又、上記説明では溝形状がＵ字形のものに
ついて説明したが、溝形状がＹ字形で６っても、同一製
法を用いることができる。
そのときの絶縁分離領域の構造は第２図（０となる。
１０発明の効果
以上詳細に説明した様に、本発明によると、溝埋設用の
多結晶シリコン膜と半導体基板の分離を薄い熱酸化膜と
気相成長法によるシリコン酸化膜の多層膜により形成す
る。又、多結晶シリコン膜表面も、活性領域に隣接する
領域は前記気相成長法によるシリコン酸化膜により被い
、その他を熱酸化によるシリコン酸化膜により被う。こ
れにより、活性領域と絶縁分離領域の境目における酸化
膜厚の均一性を向上すると同時に、選択酸化により活性
領域に加わる圧力を軽減し、結晶歪や欠陥の発生を防止
している。これにより、絶縁分離領域に隣接して−ミッ
タを形成することが可能とな ２シ、シい
ては集積度の向上が可能となる。
′］
多結晶シリコン膜と半導体基板の分離を薄い熱酸化膜と
気相成長法によるシリコン酸化膜の多層膜により形成す
る。又、多結晶シリコン膜表面も、活性領域に隣接する
領域は前記気相成長法によるシリコン酸化膜により被い
、その他を熱酸化によるシリコン酸化膜により被う。こ
れにより、活性領域と絶縁分離領域の境目における酸化
膜厚の均一性を向上すると同時に、選択酸化により活性
領域に加わる圧力を軽減し、結晶歪や欠陥の発生を防止
している。これにより、絶縁分離領域に隣接して−ミッ
タを形成することが可能とな ２シ、シい
ては集積度の向上が可能となる。
′］
第１図は本発明の一実施例にかかる半導体装置の絶縁領
域近傍の断面図、第２図（−〜げ）は本発明の半導体装
置の製造方法の一例を説明するための工程順の基板断面
図、第３図は従来の半導体装置の絶縁領域近傍の断面図
でめる。 ＋ １１・・・・・・ＰＷシリコン基板、１２・・・・・・
Ｎ 埋込ｍ１．１３・・・・・・Ｎ−エピタキシャル層
、１５・・・・・・Ｎ＋エミッタ領域、１６・・・・・
・気相成長酸化膜、１７・・・・・・熱酸化膜、１８・
・・・・・多結晶シリコン、２０・・・・・・熱酸化膜
、１０１・・・・・・半導体基板、１０２，１０５゜１
０６．１０８・・・・・・シリコン酸化Ｌｘｏａ・・・
・・・シリコン窒化膜、１０４・・・・・・溝。 隼 ！ 図 ＄ ３ 圓
域近傍の断面図、第２図（−〜げ）は本発明の半導体装
置の製造方法の一例を説明するための工程順の基板断面
図、第３図は従来の半導体装置の絶縁領域近傍の断面図
でめる。 ＋ １１・・・・・・ＰＷシリコン基板、１２・・・・・・
Ｎ 埋込ｍ１．１３・・・・・・Ｎ−エピタキシャル層
、１５・・・・・・Ｎ＋エミッタ領域、１６・・・・・
・気相成長酸化膜、１７・・・・・・熱酸化膜、１８・
・・・・・多結晶シリコン、２０・・・・・・熱酸化膜
、１０１・・・・・・半導体基板、１０２，１０５゜１
０６．１０８・・・・・・シリコン酸化Ｌｘｏａ・・・
・・・シリコン窒化膜、１０４・・・・・・溝。 隼 ！ 図 ＄ ３ 圓
Claims (3)
- （１）半導体基板表面に溝を形成し、この溝を絶縁物に
より埋設し絶縁分離領域として用いている半導体装置に
おいて、前記、溝内面が第１絶縁膜により覆われ、溝内
部が多結晶シリコンにより埋設され、該多結晶シリコン
表面の周辺が前記第１絶縁膜により覆われ、該多結晶シ
リコン表面の残存部分が第２絶縁膜により覆われている
ことを特徴とする半導体装置。 - （２）上記第１絶縁膜が熱酸化によるシリコン酸化膜と
気相反応によるシリコン酸化膜の多層膜からなり、第２
絶縁膜が熱酸化膜からなることを特徴とする特許請求の
範囲第１項に記載の半導体装置。 - （３）半導体基板表面にシリコン酸化膜とシリコン窒化
膜の２重膜を形成する工程と、フォトプロセスにより該
２重膜に基板表面に達する開口を設け、該開口に露出し
た基板表面を、異方性の食刻方法により食刻し、溝を形
成する工程と、該溝内面を等方性の半導体基板を優先的
に食刻する食刻方法により食刻する工程と、その後に、
溝内面を熱酸化し、シリコン酸化膜を形成する工程と、
前記半導体基板表面に気相成長法によるシリコン酸化膜
及び多結晶シリコン膜を形成する工程と、該多結晶シリ
コン膜上にシリカ膜を塗布する工程と、該シリカ膜及び
多結晶シリコン膜を同時に食刻し、溝内にのみ多結晶シ
リコンを残すことにより、該溝を埋設する工程と、シリ
コン酸化膜を食刻し、シリコン窒化膜を露出させる工程
と、該シリコン窒化膜を耐酸化性マスクとして露出した
多結晶シリコン膜表面にシリコン酸化膜を形成する工程
とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13045384A JPS618944A (ja) | 1984-06-25 | 1984-06-25 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13045384A JPS618944A (ja) | 1984-06-25 | 1984-06-25 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS618944A true JPS618944A (ja) | 1986-01-16 |
Family
ID=15034594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13045384A Pending JPS618944A (ja) | 1984-06-25 | 1984-06-25 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS618944A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62121104U (ja) * | 1986-01-27 | 1987-07-31 | ||
| US4952524A (en) * | 1989-05-05 | 1990-08-28 | At&T Bell Laboratories | Semiconductor device manufacture including trench formation |
| WO1998036452A1 (en) * | 1997-02-18 | 1998-08-20 | Hitachi, Ltd. | Semiconductor device and process for producing the same |
| JP2002076113A (ja) * | 2000-08-31 | 2002-03-15 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP2011049603A (ja) * | 2010-12-06 | 2011-03-10 | Panasonic Corp | 半導体装置およびその製造方法 |
| JP2013062323A (ja) * | 2011-09-12 | 2013-04-04 | Toyota Motor Corp | 半導体装置およびその製造方法 |
-
1984
- 1984-06-25 JP JP13045384A patent/JPS618944A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62121104U (ja) * | 1986-01-27 | 1987-07-31 | ||
| JPH0411847Y2 (ja) * | 1986-01-27 | 1992-03-24 | ||
| US4952524A (en) * | 1989-05-05 | 1990-08-28 | At&T Bell Laboratories | Semiconductor device manufacture including trench formation |
| WO1998036452A1 (en) * | 1997-02-18 | 1998-08-20 | Hitachi, Ltd. | Semiconductor device and process for producing the same |
| US6242323B1 (en) | 1997-02-18 | 2001-06-05 | Hitachi, Ltd. | Semiconductor device and process for producing the same |
| US6559027B2 (en) | 1997-02-18 | 2003-05-06 | Hitachi, Ltd. | Semiconductor device and process for producing the sme |
| JP2002076113A (ja) * | 2000-08-31 | 2002-03-15 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP2011049603A (ja) * | 2010-12-06 | 2011-03-10 | Panasonic Corp | 半導体装置およびその製造方法 |
| JP2013062323A (ja) * | 2011-09-12 | 2013-04-04 | Toyota Motor Corp | 半導体装置およびその製造方法 |
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