JPS61135136A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61135136A JPS61135136A JP25798984A JP25798984A JPS61135136A JP S61135136 A JPS61135136 A JP S61135136A JP 25798984 A JP25798984 A JP 25798984A JP 25798984 A JP25798984 A JP 25798984A JP S61135136 A JPS61135136 A JP S61135136A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造に際し、隣接の素子相互間
を分離する、絶縁層形成の方法の改善に関する。
を分離する、絶縁層形成の方法の改善に関する。
従来技術として、半導体素子領域を相互に分離する方法
として、ｐｎ接合分離法、絶縁層分離法等が採用されて
きている。
として、ｐｎ接合分離法、絶縁層分離法等が採用されて
きている。
ｐｎ接合分離法は、分離のための高温、長時間の拡散が
必要となり、分離領域の横方向の拡がり、コレクタｎ゛
埋没層の不純物の再分布、更に分離領域と、例えばベー
ス拡散領域を接触させることが出来ない等の欠点を持っ
ており、集積度の向上およびＬＳＩの性能向上を妨げて
いる。
必要となり、分離領域の横方向の拡がり、コレクタｎ゛
埋没層の不純物の再分布、更に分離領域と、例えばベー
ス拡散領域を接触させることが出来ない等の欠点を持っ
ており、集積度の向上およびＬＳＩの性能向上を妨げて
いる。
半導体装置の集積度の向上にともなって、素子分離領域
の面積を小さく出来る分離方法として、絶縁層、即ち、
二酸化シリコン層を用いた分離方式が、多く使用される
ようになってきている。二酸化シリコン層を分離層とし
て用いるとき、素子領域と、分離領域を構成する二酸化
シリコン層（所謂、フィールド酸化膜と呼ばれる）との
、境界面で、種々の問題が発生する。
の面積を小さく出来る分離方法として、絶縁層、即ち、
二酸化シリコン層を用いた分離方式が、多く使用される
ようになってきている。二酸化シリコン層を分離層とし
て用いるとき、素子領域と、分離領域を構成する二酸化
シリコン層（所謂、フィールド酸化膜と呼ばれる）との
、境界面で、種々の問題が発生する。
この状況を更に詳しく図面を用いて説明する。
第２図（ａ）〜（ｄｌに従来の方法による、絶縁層分離
方式による、バイポーラ集積回路の製造を工程順に断面
図で示す。
方式による、バイポーラ集積回路の製造を工程順に断面
図で示す。
第２図（ａ）は、ｐ形シリコン基板１にコレクタ埋没層
２を形成し、ｎ形エピタキシアル層３を成長させる。表
面を熱酸化法によりＳｉＯ□膜４、更にＣＶＤ法により
５ｔ３Ｎ４膜５を成長さる。第１図（ａｌでは、これら
の皮膜に、選択酸化を行うためのマスクとしてのパター
ンニングを行った状態を示す。
２を形成し、ｎ形エピタキシアル層３を成長させる。表
面を熱酸化法によりＳｉＯ□膜４、更にＣＶＤ法により
５ｔ３Ｎ４膜５を成長さる。第１図（ａｌでは、これら
の皮膜に、選択酸化を行うためのマスクとしてのパター
ンニングを行った状態を示す。
次いで、硝酸と弗酸の混合液を用いて、エピタキシアル
層３にエツチングを行って、凹部６を形成する。これを
第２図（ｂｌに示す。
層３にエツチングを行って、凹部６を形成する。これを
第２図（ｂｌに示す。
次いで、上記基板を酸化性雰囲気、例えばウェットＯｚ
ガス中で、約１０００℃に加熱することによって厚い二
酸化シリコン層（ＳｉＯｚ）よりなる絶縁層７が形成さ
れ表面は殆ど平坦となる。シリコンの単結晶はＳｉｎ、
に変化するときに、約２倍に体積は膨張するので、この
膨張を見越して、先に凹部６をエツチングで形成してい
る。絶縁層を形成した状態を、第２図（Ｃ）に示す。
ガス中で、約１０００℃に加熱することによって厚い二
酸化シリコン層（ＳｉＯｚ）よりなる絶縁層７が形成さ
れ表面は殆ど平坦となる。シリコンの単結晶はＳｉｎ、
に変化するときに、約２倍に体積は膨張するので、この
膨張を見越して、先に凹部６をエツチングで形成してい
る。絶縁層を形成した状態を、第２図（Ｃ）に示す。
絶縁層７は集積度にもよるが、その厚さは１．０μｍ程
度に選ばれることが多い。この絶縁層の底部はｎ＋コレ
クタ埋没層２に完全に接する程度の厚さに形成される。
度に選ばれることが多い。この絶縁層の底部はｎ＋コレ
クタ埋没層２に完全に接する程度の厚さに形成される。
フィールド酸化膜となる５ｉ０２層７の厚さは、後の工
程でこの上に形成される、ＡＩ配線層によるシリコン基
板との容量を少なくするためには、出来るだけ厚い方が
望ましい。
程でこの上に形成される、ＡＩ配線層によるシリコン基
板との容量を少なくするためには、出来るだけ厚い方が
望ましい。
以上の工程で絶縁分離層の形成を終わり、次いで素子形
成に移る。部ち、５ｉｘＮａ膜５、および、Ｓ ｉ Ｏ
ｚ膜４の除去を行い、ベース領域８に対して硼素の拡散
、次いでエミッタ領域９およびコレクタコンタクト領域
１０に、燐または砒素の拡散を行う。
成に移る。部ち、５ｉｘＮａ膜５、および、Ｓ ｉ Ｏ
ｚ膜４の除去を行い、ベース領域８に対して硼素の拡散
、次いでエミッタ領域９およびコレクタコンタクト領域
１０に、燐または砒素の拡散を行う。
更に、ベースコンタクト１２）ついでエミッタコンタク
ト１１、およびコレクタコンタクト１３の形成等の工程
を経て、第２図（ｄ）の断面図で示す構造を得る。これ
らの工程は従来の技術と変わりないので、プスセスの詳
細は略す。
ト１１、およびコレクタコンタクト１３の形成等の工程
を経て、第２図（ｄ）の断面図で示す構造を得る。これ
らの工程は従来の技術と変わりないので、プスセスの詳
細は略す。
上記に説明せる方法では、厚いＳｉＯ□層がベース領域
、およびコレクタコンタクト領域のシリコン結晶に接し
ているため、境界面における結晶の欠陥が発生し易い。
、およびコレクタコンタクト領域のシリコン結晶に接し
ているため、境界面における結晶の欠陥が発生し易い。
このような欠陥は、その後の拡散工程において、更に欠
陥が進行し、特にベース部での結晶欠陥は、特性不良、
或いは短絡等の致命的欠陥となる。
陥が進行し、特にベース部での結晶欠陥は、特性不良、
或いは短絡等の致命的欠陥となる。
本発明は、上記に述べた結晶欠陥の発生が、厚いＳｉＯ
ｚ層が直接、素子部領域に接して、形成されていること
に起因している。比較的薄いＳｉＯ□膜を、素子近辺の
周辺部に形成して、ベース領域をこれに接して形成し、
素子部より離れたフィールド部では、充分厚い酸化層を
自己整合法で形成することにより、結晶欠陥の発生を防
止し、歩留まりの向上をはかるものである。
ｚ層が直接、素子部領域に接して、形成されていること
に起因している。比較的薄いＳｉＯ□膜を、素子近辺の
周辺部に形成して、ベース領域をこれに接して形成し、
素子部より離れたフィールド部では、充分厚い酸化層を
自己整合法で形成することにより、結晶欠陥の発生を防
止し、歩留まりの向上をはかるものである。
更に、この薄いＳｉＯ□膜の形成は、熱酸化により厚い
絶縁分離層を形成する時、薄い５ｔｘＮａ膜を同時にＳ
ｉ０ｇ膜に変化させることによって得ることが出来る。
絶縁分離層を形成する時、薄い５ｔｘＮａ膜を同時にＳ
ｉ０ｇ膜に変化させることによって得ることが出来る。
上記に述べた、素子の周辺部のＳｉ０ｇ膜の厚さを約３
０００人と薄くして、ベース領域がＳｉＯ□に接する境
界部分は、この薄い酸化膜部分で行い、素子部より離れ
たフィールド部では、充分厚く、しかも自己整合法で形
成す方法を採用している。
０００人と薄くして、ベース領域がＳｉＯ□に接する境
界部分は、この薄い酸化膜部分で行い、素子部より離れ
たフィールド部では、充分厚く、しかも自己整合法で形
成す方法を採用している。
これによって、素子分離特性、或いは配線部の浮遊容量
の増加等の特性の劣化を来すことなく、また結晶欠陥の
発生を防止した半導体装置の製造が可能となった。
の増加等の特性の劣化を来すことなく、また結晶欠陥の
発生を防止した半導体装置の製造が可能となった。
以下、本発明の製造方法による実施例を図面によって説
明する。
明する。
第１図は、本発明の製造方法による実施例を、工程順に
断面図によって示している。第１図（ａｌは、シリコン
基板１に酸化膜をマスクとして、ｎ°形コレクタ埋没層
を形成し、酸化膜マスクを除去した後、ｎ形エピタキシ
アル層３を成長させる。
断面図によって示している。第１図（ａｌは、シリコン
基板１に酸化膜をマスクとして、ｎ°形コレクタ埋没層
を形成し、酸化膜マスクを除去した後、ｎ形エピタキシ
アル層３を成長させる。
次いで、全面にわたって熱酸化により二酸化シリコン膜
（ＳｉＯ□）４、次いでＣＶＤ法により窒化シリコン膜
＜ Ｓｉ３Ｎ４ ）５を約２０００人成長させた状態を
示す。このＳｉ、Ｎ４の成長プロセスは、モノシランお
よびアンモニアを含む雰囲気内で約８００℃で３０分間
熱処理することにより得られる。
（ＳｉＯ□）４、次いでＣＶＤ法により窒化シリコン膜
＜ Ｓｉ３Ｎ４ ）５を約２０００人成長させた状態を
示す。このＳｉ、Ｎ４の成長プロセスは、モノシランお
よびアンモニアを含む雰囲気内で約８００℃で３０分間
熱処理することにより得られる。
本実施例ではＳｉｎｇ 、Ｓｉ３Ｎ４の二重皮膜を用い
ているが、Ｓｉ３Ｎ４膜を一層形成するのみでも構わな
い。
ているが、Ｓｉ３Ｎ４膜を一層形成するのみでも構わな
い。
次いで、素子形成領域として、ベースとエミッタ領域部
１４とコレクタコンタクト領域部１５をレジストにてマ
スクして、その他の領域上の５ｉ３Ｎａ膜、Ｓｉ０ｇ膜
をフレオンガスによるプラズマエツチング法により、除
去する。これを第１図（ｂｌに示す。
１４とコレクタコンタクト領域部１５をレジストにてマ
スクして、その他の領域上の５ｉ３Ｎａ膜、Ｓｉ０ｇ膜
をフレオンガスによるプラズマエツチング法により、除
去する。これを第１図（ｂｌに示す。
更に、全面にわたって、非常に薄いＳ ｉ ｓ Ｎ ４
膜５゛を、約５０人の厚さに成長させる。このような薄
い５ｉｘＮｉ膜は、熱窒化法、即ち、アンモニアガスの
雰囲気中で１１００℃、約３０分の加熱によって得るこ
とが出来る。
膜５゛を、約５０人の厚さに成長させる。このような薄
い５ｉｘＮｉ膜は、熱窒化法、即ち、アンモニアガスの
雰囲気中で１１００℃、約３０分の加熱によって得るこ
とが出来る。
このＳｉ３Ｎ４膜は後のｗＡ縁骨分離層形成する酸化工
程において、耐酸化能力としては不充分な厚さであり、
この酸化工程でＳｔ：ｔＮｎ膜が３ｉ０ｚ膜に変質する
ことが必要である。
程において、耐酸化能力としては不充分な厚さであり、
この酸化工程でＳｔ：ｔＮｎ膜が３ｉ０ｚ膜に変質する
ことが必要である。
次いで、全面にフォトレジスト１６を塗布、絶縁分離層
形成領域のレジストを除去する。このとき第１図（ｄ）
に５゛で示す絶縁分離層に接する周辺部は、薄いＳ ｉ
！Ｎ ４膜をレジストでカバーして残す。
形成領域のレジストを除去する。このとき第１図（ｄ）
に５゛で示す絶縁分離層に接する周辺部は、薄いＳ ｉ
！Ｎ ４膜をレジストでカバーして残す。
しかる後、露出した薄いＳ ｉ ３ Ｎ ａを、ウェッ
トエツチング法で除去する。更に後の酸化工程でのシリ
コンの体積膨張を考慮して、硝酸と弗酸の混合液を用い
て、エピタキシアル層３にエツチングを行い、凹み６を
形成する。この状態を第１図（ｄｌに示す。
トエツチング法で除去する。更に後の酸化工程でのシリ
コンの体積膨張を考慮して、硝酸と弗酸の混合液を用い
て、エピタキシアル層３にエツチングを行い、凹み６を
形成する。この状態を第１図（ｄｌに示す。
以上に説明せるごとく、フォトレジストのパターンニン
グに当たっては、絶縁層分離領域と素子形成領域との境
界領域は、薄い５ｉ３Ｎ４膜を残すことが重要である。
グに当たっては、絶縁層分離領域と素子形成領域との境
界領域は、薄い５ｉ３Ｎ４膜を残すことが重要である。
これはシリコン基板の酸化を制御しつつ、５ｉ３Ｎａ膜
をＳ ｉ Ｏｚ膜に変化させるためである。
をＳ ｉ Ｏｚ膜に変化させるためである。
以上の前工程を経て、レジスト１６の除去を行い、熱酸
化を行う。これは従来の技術の項で述べたご □とく、
酸化性雰囲気、例えばウェット０２ガス中で、約１００
０℃に加熱することによって厚い二酸化シリコン層（Ｓ
ｉＯｚ）７が形成される。シリコンの単結晶はＳｉｎ、
に変化するときに、約２倍に体積は膨張するので、先に
形成した凹部６を満たし、はぼ表面は平坦化する。
化を行う。これは従来の技術の項で述べたご □とく、
酸化性雰囲気、例えばウェット０２ガス中で、約１００
０℃に加熱することによって厚い二酸化シリコン層（Ｓ
ｉＯｚ）７が形成される。シリコンの単結晶はＳｉｎ、
に変化するときに、約２倍に体積は膨張するので、先に
形成した凹部６を満たし、はぼ表面は平坦化する。
これによって、薄いＳｉ３Ｎ４膜は、約３０００人のの
厚さの５ｉＯｚ膜に変化し、絶縁分離層領域は約１．０
μｍの厚いＳｉＯ□の絶縁層が形成される。
厚さの５ｉＯｚ膜に変化し、絶縁分離層領域は約１．０
μｍの厚いＳｉＯ□の絶縁層が形成される。
これを第１図（ｅｌに示す。
以上の工程で絶縁分離層の形成を終わり、次いで素子形
成に移る。即ち、Ｓ ｉ ３ Ｎ ａ膜５、および、５
ｉＯｚ＃４の除去を行い、ベース領域８に対して硼素の
拡散、次いでエミッタ領域９およびコレクタコンタクト
領域１０に燐または砒素の拡散を行い、更に、ベースコ
ンタクト、ついでエミッタコンタクト、およびコレクタ
コンタクトの形成等の工程を経て、半導体装置を完成す
る。これらの工程は既知の方法によるので、図面での表
示、プロセスの詳細説明は略す。
成に移る。即ち、Ｓ ｉ ３ Ｎ ａ膜５、および、５
ｉＯｚ＃４の除去を行い、ベース領域８に対して硼素の
拡散、次いでエミッタ領域９およびコレクタコンタクト
領域１０に燐または砒素の拡散を行い、更に、ベースコ
ンタクト、ついでエミッタコンタクト、およびコレクタ
コンタクトの形成等の工程を経て、半導体装置を完成す
る。これらの工程は既知の方法によるので、図面での表
示、プロセスの詳細説明は略す。
以上に説明せる製造方法を採用することにより、Ｓｉｎ
、膜の厚さは素子近辺の周辺部では約３０００人と薄く
形成が出来て、ベース領域の境界部分は、この薄い酸化
膜部分で接することになる。また素子部より離れたフィ
ールド部では、充分厚い、しかも自己整合法で形成され
た５ｉＯｚ膜が、素子分離機能を果たす。従って、素子
分離特性、あるいは、配線部の浮遊容量の増加等の特性
の劣化を来すことなく、しかも、結晶欠陥の発生を防止
した半導体装置の製造が可能となった。
、膜の厚さは素子近辺の周辺部では約３０００人と薄く
形成が出来て、ベース領域の境界部分は、この薄い酸化
膜部分で接することになる。また素子部より離れたフィ
ールド部では、充分厚い、しかも自己整合法で形成され
た５ｉＯｚ膜が、素子分離機能を果たす。従って、素子
分離特性、あるいは、配線部の浮遊容量の増加等の特性
の劣化を来すことなく、しかも、結晶欠陥の発生を防止
した半導体装置の製造が可能となった。
第１図（ａｌ〜（８１は、本発明にかかわる、製造方法
による半導体装置の構造断面図を工程順に示す。 第２図ｔａ＋〜（ｄ）は、従来の技術による、工程での
構造断面図を示す。 図面において、１はシリコン基板、２はｎ゛形コレクタ
埋没層、３はエピタキシアル層、４は二酸化シリコン膜
、５は窒化シリコン膜、６はエピタキシアル層のエツチ
ング部、７は絶縁分離層、８はベース領域、９はエミッ
タ領域、１０はコレクタコンタクト領域、１１はエミッ
タコンタクト、１２はベースコンタクト、１３はコレク
タコンタクト、１４はベース形成領域、１５はコレクタ
コンタクト形成領域を、それぞれ示す。 第 １ 図 第１図 〔ｄ〕 第２図 （Ｑ）
による半導体装置の構造断面図を工程順に示す。 第２図ｔａ＋〜（ｄ）は、従来の技術による、工程での
構造断面図を示す。 図面において、１はシリコン基板、２はｎ゛形コレクタ
埋没層、３はエピタキシアル層、４は二酸化シリコン膜
、５は窒化シリコン膜、６はエピタキシアル層のエツチ
ング部、７は絶縁分離層、８はベース領域、９はエミッ
タ領域、１０はコレクタコンタクト領域、１１はエミッ
タコンタクト、１２はベースコンタクト、１３はコレク
タコンタクト、１４はベース形成領域、１５はコレクタ
コンタクト形成領域を、それぞれ示す。 第 １ 図 第１図 〔ｄ〕 第２図 （Ｑ）
Claims (2)
- （１）第１の導電形半導体基板に第２の導電形高濃度埋
没層を形成する工程と、上記基板上に第２の導電形半導
体層を成長させる工程と、上記第２の半導体層に半導体
活性化領域とこれを取り囲むように絶縁層を形成する工
程と、上記半導体活性化領域に素子形成を行う半導体装
置の製造法において、上記絶縁層と半導体活性化領域と
の境界領域においては、半導体活性化領域の周辺を取り
囲み、絶縁層に連なる薄い肉厚の絶縁膜を成長させるこ
とを特徴とする半導体装置の製造方法。 - （２）特許請求の範囲第（１）項記載の半導体装置の製
造方法において、絶縁層形成領域の表面は半導体を露出
させ、半導体活性化領域には厚い窒化シリコン膜を、境
界領域には薄い窒化シリコン膜を成層して、熱酸化する
ことにより絶縁領域を形成することを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25798984A JPS61135136A (ja) | 1984-12-05 | 1984-12-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25798984A JPS61135136A (ja) | 1984-12-05 | 1984-12-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61135136A true JPS61135136A (ja) | 1986-06-23 |
Family
ID=17313995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25798984A Pending JPS61135136A (ja) | 1984-12-05 | 1984-12-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61135136A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4853344A (en) * | 1988-08-12 | 1989-08-01 | Advanced Micro Devices, Inc. | Method of integrated circuit isolation oxidizing walls of isolation slot, growing expitaxial layer over isolation slot, and oxidizing epitaxial layer over isolation slot |
| US4876214A (en) * | 1988-06-02 | 1989-10-24 | Tektronix, Inc. | Method for fabricating an isolation region in a semiconductor substrate |
| US6555484B1 (en) | 1997-06-19 | 2003-04-29 | Cypress Semiconductor Corp. | Method for controlling the oxidation of implanted silicon |
| TWI608584B (zh) * | 2016-02-15 | 2017-12-11 | Eo科技股份有限公司 | 標記位置校正裝置及方法 |
-
1984
- 1984-12-05 JP JP25798984A patent/JPS61135136A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4876214A (en) * | 1988-06-02 | 1989-10-24 | Tektronix, Inc. | Method for fabricating an isolation region in a semiconductor substrate |
| US4853344A (en) * | 1988-08-12 | 1989-08-01 | Advanced Micro Devices, Inc. | Method of integrated circuit isolation oxidizing walls of isolation slot, growing expitaxial layer over isolation slot, and oxidizing epitaxial layer over isolation slot |
| US6555484B1 (en) | 1997-06-19 | 2003-04-29 | Cypress Semiconductor Corp. | Method for controlling the oxidation of implanted silicon |
| TWI608584B (zh) * | 2016-02-15 | 2017-12-11 | Eo科技股份有限公司 | 標記位置校正裝置及方法 |
| US10867828B2 (en) | 2016-02-15 | 2020-12-15 | Eo Technics Co., Ltd. | Marking position correcting apparatus and method |
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