JPS61112378A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61112378A JPS61112378A JP23315784A JP23315784A JPS61112378A JP S61112378 A JPS61112378 A JP S61112378A JP 23315784 A JP23315784 A JP 23315784A JP 23315784 A JP23315784 A JP 23315784A JP S61112378 A JPS61112378 A JP S61112378A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体装置の製造方法に係り、特に微細なエミ
ッタを有する高速性能の秀れた自己整合によるバイポー
ラトランジスタの製造方法に関する。
ッタを有する高速性能の秀れた自己整合によるバイポー
ラトランジスタの製造方法に関する。
従来の自己整合によるトランジスタの製法は特開昭５６
−８３０６３を始め、多く報告されているが、これらは
すべてエミッタを中心に設けて、その周囲にベースコン
タクトを形成する方法が取られているにのような構造に
おいて、エミツタ幅を微細化していった場合、必要なエ
ミッタ面積を得るためにエミッタ長が長くなる。このた
めに素子寸法は大きくなり、小型化が困難になると同時
に、高速化も困難になるという問題があった。
−８３０６３を始め、多く報告されているが、これらは
すべてエミッタを中心に設けて、その周囲にベースコン
タクトを形成する方法が取られているにのような構造に
おいて、エミツタ幅を微細化していった場合、必要なエ
ミッタ面積を得るためにエミッタ長が長くなる。このた
めに素子寸法は大きくなり、小型化が困難になると同時
に、高速化も困難になるという問題があった。
本発明の目的は上記従来の問題を解決し、ベー ゛
大面積を特に増加せずに微細なエミツタ幅を有するエミ
ッタ長の長いバイポーラトランジスタ自己整合によって
形成できる半導体装置の製造方法を提供することにある
。
大面積を特に増加せずに微細なエミツタ幅を有するエミ
ッタ長の長いバイポーラトランジスタ自己整合によって
形成できる半導体装置の製造方法を提供することにある
。
従来、自己整合によりエミッタパターン周辺に形成した
微細パターンはベース層のコンタクトに使用されている
が、本発明ではパターン周辺に形成した微細パターンを
エミッタとして用い、エミツタ配線はポリシリコンによ
り引出されたエミッタ電極に接続される。本発明はこの
ような構造のトランジスタを自己整合により形成するこ
とにより、微細なエミッタ溝がポリシリコンの被着によ
り埋まる特徴を利用して、エミッタＭとポリシリコンの
電極を接続し、エミッタとベースコンタクトを自己整合
により形成する。
微細パターンはベース層のコンタクトに使用されている
が、本発明ではパターン周辺に形成した微細パターンを
エミッタとして用い、エミツタ配線はポリシリコンによ
り引出されたエミッタ電極に接続される。本発明はこの
ような構造のトランジスタを自己整合により形成するこ
とにより、微細なエミッタ溝がポリシリコンの被着によ
り埋まる特徴を利用して、エミッタＭとポリシリコンの
電極を接続し、エミッタとベースコンタクトを自己整合
により形成する。
以下、本発明の一実施例か第１図および第２図により説
明する。
明する。
第１図（、）に示すようにまずシリコン基＠１に二酸化
珪素膜２を形成し、その上に重ねて、窒化珪素膜３．多
結晶シリコン層４．二酸化珪素膜５を形成し、ホトエツ
チング技術により第１のマスクを用いて表面の二酸化珪
素膜５と多結晶シリコン層４の所望部分をエツチングす
る。次に多結晶シリコン層４の側面をエツチングして、
所定量後退させた後、多結晶シリコンＭ４の側面を酸化
し、二酸化珪素膜６を形成する。その後、第２の多結晶
シリコンＰ！Ｊ７を被着すると同図（ｂ）に示した構造
が形成されている。この状態で方向性のあるドライエツ
チング技術により多結晶シリコン層７をエツチングする
と、二酸化珪素膜５のヒサシの下にのみ多結晶シリコン
層７を残すことができる。次に全面に窒化珪素膜８を被
着し、第１のマスクよりひと回り大きな第２のマスクを
用いてホトエツチングし、同図（ｃ）に示す構造を形成
する。
珪素膜２を形成し、その上に重ねて、窒化珪素膜３．多
結晶シリコン層４．二酸化珪素膜５を形成し、ホトエツ
チング技術により第１のマスクを用いて表面の二酸化珪
素膜５と多結晶シリコン層４の所望部分をエツチングす
る。次に多結晶シリコン層４の側面をエツチングして、
所定量後退させた後、多結晶シリコンＭ４の側面を酸化
し、二酸化珪素膜６を形成する。その後、第２の多結晶
シリコンＰ！Ｊ７を被着すると同図（ｂ）に示した構造
が形成されている。この状態で方向性のあるドライエツ
チング技術により多結晶シリコン層７をエツチングする
と、二酸化珪素膜５のヒサシの下にのみ多結晶シリコン
層７を残すことができる。次に全面に窒化珪素膜８を被
着し、第１のマスクよりひと回り大きな第２のマスクを
用いてホトエツチングし、同図（ｃ）に示す構造を形成
する。
次に弗化水素酸系の液により、二酸化珪素膜５および６
を除去すると同図（ｄ）のように多結晶シリコン層４と
７の間に窒化珪素膜３が一部露出する。その後、窒化珪
素膜を熱リン酸により一定量エツチングした後、二酸化
珪素膜２をエツチングすると同図（ｅ）に示す構造が得
られる。
を除去すると同図（ｄ）のように多結晶シリコン層４と
７の間に窒化珪素膜３が一部露出する。その後、窒化珪
素膜を熱リン酸により一定量エツチングした後、二酸化
珪素膜２をエツチングすると同図（ｅ）に示す構造が得
られる。
この構造において、シリコン基板の露出した狭い溝の部
分がエミッタ領域になり、その幅は多結晶シリコン４の
側面酸化膜の厚さにより定まるた、蝿 めに精度は非常に高い。多結晶シリコン７はエミッタと
ベースコンタクトを分離する部分で、中央の窒化珪素膜
が現われている領域にベースコンタクトが形成される。
分がエミッタ領域になり、その幅は多結晶シリコン４の
側面酸化膜の厚さにより定まるた、蝿 めに精度は非常に高い。多結晶シリコン７はエミッタと
ベースコンタクトを分離する部分で、中央の窒化珪素膜
が現われている領域にベースコンタクトが形成される。
次に第２図（ａ）に示すように多結晶シリコン９を被着
する。この工程において、狭いエミッタ形成領域の溝は
埋められ、表面は大体平らになる。
する。この工程において、狭いエミッタ形成領域の溝は
埋められ、表面は大体平らになる。
その後、多結晶シリコン９の膜厚だけ均一にエツチング
すると同図（ｂ）の構造が得られる６次に多結晶シリコ
ンを酸化し、二酸化珪１ｆｆ１１０を形成する（同図Ｃ
）。その後、酸化膜をマスクにベースコンタクト領域の
窒化珪素膜３と二酸化珪素膜２を除去しく同図ｄ）、二
酸化珪素膜１０にエミッタ配線接続用の孔を形成し、ア
ルミ配線を行なうと同図（ｅ）に示すリング構造のエミ
ッタを持つトランジスタが形成される。なお図には拡散
層を明示しなかったが、グラフトベース層は第１図（ａ
）の状態でボロンをイオン打込みにより形成し、ベース
およびエミッタは第２図（ｂ）の状態で多結晶シリコン
中にボロンおよびヒ素を打込み基板単結晶中に熱拡散さ
せる方法によって形成した。
すると同図（ｂ）の構造が得られる６次に多結晶シリコ
ンを酸化し、二酸化珪１ｆｆ１１０を形成する（同図Ｃ
）。その後、酸化膜をマスクにベースコンタクト領域の
窒化珪素膜３と二酸化珪素膜２を除去しく同図ｄ）、二
酸化珪素膜１０にエミッタ配線接続用の孔を形成し、ア
ルミ配線を行なうと同図（ｅ）に示すリング構造のエミ
ッタを持つトランジスタが形成される。なお図には拡散
層を明示しなかったが、グラフトベース層は第１図（ａ
）の状態でボロンをイオン打込みにより形成し、ベース
およびエミッタは第２図（ｂ）の状態で多結晶シリコン
中にボロンおよびヒ素を打込み基板単結晶中に熱拡散さ
せる方法によって形成した。
本発明により、エミツタ層とその周辺に設けた多結晶シ
リコン層を多結晶シリコンの全面被着と全面エッチによ
る自己整合プロセスにより接続するためにはエミツタ幅
が充分狭い必要があるが、本発明によれば、長さが充分
長く取れるので、容易に形成することが可能である。
リコン層を多結晶シリコンの全面被着と全面エッチによ
る自己整合プロセスにより接続するためにはエミツタ幅
が充分狭い必要があるが、本発明によれば、長さが充分
長く取れるので、容易に形成することが可能である。
本発明によれば、従来のトランジスタに比較してエミッ
タ長の長い寸法精度の高いトランジスタを形成すること
ができる。−例を示せば１×２μｍ２のエミッタマスク
を用いて、従来構造で微細化し０．５ Ｘｌ、５
μｍ２のエミッタを形成した場合、その面積が０．７５
μｍ２になるのに対し、同じマスクを用いエミッタベ
ース間隔を０．３μｍ取った場合、幅０．２ μｍのエ
ミッタで平均長さは９．２ μｍになり１面積は１．８
μｍ２になる。また、エミツタ幅を０．３ μｍに
すれば面積は２．９ μｍ２ に増加する。
タ長の長い寸法精度の高いトランジスタを形成すること
ができる。−例を示せば１×２μｍ２のエミッタマスク
を用いて、従来構造で微細化し０．５ Ｘｌ、５
μｍ２のエミッタを形成した場合、その面積が０．７５
μｍ２になるのに対し、同じマスクを用いエミッタベ
ース間隔を０．３μｍ取った場合、幅０．２ μｍのエ
ミッタで平均長さは９．２ μｍになり１面積は１．８
μｍ２になる。また、エミツタ幅を０．３ μｍに
すれば面積は２．９ μｍ２ に増加する。
したがって、微細化しても電流を充分流すことができ、
バイポーラトランジスタを高速化する上でその効果は非
常に大きい。
バイポーラトランジスタを高速化する上でその効果は非
常に大きい。
第１図および第２図は本発明の一実施例を説明するため
の工程図である。 １・・・シリコン基板、２，５，６．１０・・・二酸化
珪素膜、３，８・・窒化珪素膜、４，７．９・・・多結
晶鷺 １ 図
の工程図である。 １・・・シリコン基板、２，５，６．１０・・・二酸化
珪素膜、３，８・・窒化珪素膜、４，７．９・・・多結
晶鷺 １ 図
Claims (1)
- 半導体基板表面に絶縁膜と多結晶シリコンを重ねた構
造で、中央の第１電極接続領域には前記絶縁膜が露出し
、パターン周囲に多結晶シリコンを一定の幅に形成し、
更にその周囲に前記半導体基板に到達する第２電極形成
用の微細な溝を形成した半導体装置に第２の多結晶シリ
コンを被着し、所定量のエッチングを行なつて、前記微
細な溝の中に前記第２の多結晶シリコンを残し、パター
ン周辺の多結晶シリコン電極と接続したことを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23315784A JPS61112378A (ja) | 1984-11-07 | 1984-11-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23315784A JPS61112378A (ja) | 1984-11-07 | 1984-11-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61112378A true JPS61112378A (ja) | 1986-05-30 |
Family
ID=16950610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23315784A Pending JPS61112378A (ja) | 1984-11-07 | 1984-11-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61112378A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5523614A (en) * | 1993-12-15 | 1996-06-04 | Nec Corporation | Bipolar transistor having enhanced high speed operation through reduced base leakage current |
-
1984
- 1984-11-07 JP JP23315784A patent/JPS61112378A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5523614A (en) * | 1993-12-15 | 1996-06-04 | Nec Corporation | Bipolar transistor having enhanced high speed operation through reduced base leakage current |
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