JPH04264766A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04264766A JPH04264766A JP3025821A JP2582191A JPH04264766A JP H04264766 A JPH04264766 A JP H04264766A JP 3025821 A JP3025821 A JP 3025821A JP 2582191 A JP2582191 A JP 2582191A JP H04264766 A JPH04264766 A JP H04264766A
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Landscapes
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- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にスタックセル形Ｄ−ＲＡＭの蓄積ノードの形
成方法に関する。
関し、特にスタックセル形Ｄ−ＲＡＭの蓄積ノードの形
成方法に関する。
【０００２】
【従来の技術】従来のスタックセル形Ｄ−ＲＡＭの蓄積
ノード（電極）の形成方法を図３を用いて工程順に説明
する。
ノード（電極）の形成方法を図３を用いて工程順に説明
する。
【０００３】まず、図３（ａ）のように、ゲート電極（
図示せず）上に下地のシリコン酸化膜１１を形成したの
ち、その上に蓄積ノードに用いるポリシリコン膜１３を
ＣＶＤ法により形成する。次に図３（ｂ）に示すように
、ホトリソグラフィ技術により、ポリシリコン膜１３上
にホトレジスト膜１４のパターン形成を行なう。さらに
図３（ｃ）に示すように、このホトレジスト膜１４をマ
スクとして、異方性エッチング法によりポリシリコン膜
１１をエッチングする。最後にホトレジスト膜１４を除
去することによって、図３（ｄ）のように、蓄積ノード
１５を完成させる。
図示せず）上に下地のシリコン酸化膜１１を形成したの
ち、その上に蓄積ノードに用いるポリシリコン膜１３を
ＣＶＤ法により形成する。次に図３（ｂ）に示すように
、ホトリソグラフィ技術により、ポリシリコン膜１３上
にホトレジスト膜１４のパターン形成を行なう。さらに
図３（ｃ）に示すように、このホトレジスト膜１４をマ
スクとして、異方性エッチング法によりポリシリコン膜
１１をエッチングする。最後にホトレジスト膜１４を除
去することによって、図３（ｄ）のように、蓄積ノード
１５を完成させる。
【０００４】
【発明が解決しようとする課題】上述した従来の蓄積ノ
ードの形成方法では、高集積化，微細化を行なった場合
、所望の容量を得るためには蓄積ノードに用いるポリシ
リコン膜の膜厚を厚くしで表面積を広くしなければなら
ないという欠点があった。
ードの形成方法では、高集積化，微細化を行なった場合
、所望の容量を得るためには蓄積ノードに用いるポリシ
リコン膜の膜厚を厚くしで表面積を広くしなければなら
ないという欠点があった。
【０００５】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に形成されたゲート電極上に下
地の絶縁膜を形成する工程と、この絶縁膜上にエッチン
グ速度の速いポリシリコン膜とエッチング速度の遅いポ
リシリコン膜とを交互に堆積し積層膜を形成する工程と
、この積層膜を等方性エッチング法を用いてパターニン
グし蓄積ノードを形成する工程とを含むものである。
造方法は、半導体基板上に形成されたゲート電極上に下
地の絶縁膜を形成する工程と、この絶縁膜上にエッチン
グ速度の速いポリシリコン膜とエッチング速度の遅いポ
リシリコン膜とを交互に堆積し積層膜を形成する工程と
、この積層膜を等方性エッチング法を用いてパターニン
グし蓄積ノードを形成する工程とを含むものである。
【０００６】
【実施例】次に本発明について図面を参照して説明する
。図１（ａ）〜（ｄ）は本発明の第１の実施例を説明す
るための工程順に示した半導体チップの断面図である。
。図１（ａ）〜（ｄ）は本発明の第１の実施例を説明す
るための工程順に示した半導体チップの断面図である。
【０００７】まず図１（ａ）に示すように、半導体基板
上のゲート電極（図示せず）上にＣＶＤ法により下地の
シリコン酸化膜１を形成したのち、全面に酸素ドープポ
リシリコン膜２とポリシリコン膜３を交互に堆積し積層
膜を形成する。次でこの積層膜にイオン注入法又は拡散
法により不純物としてリンをドープする。次に図１（ｂ
）に示すように、ホトリソグラフィ技術により、ポリシ
リコン膜３の上に所望のホトレジスト膜４のパターンを
形成する。次にこのフォトレジスト膜４をマスクとし、
ポリシリコン膜３と酸素ドープポリシリコン膜２でエッ
チング速度が異なり、かつ弱い等方性のエッチングを行
なう。
上のゲート電極（図示せず）上にＣＶＤ法により下地の
シリコン酸化膜１を形成したのち、全面に酸素ドープポ
リシリコン膜２とポリシリコン膜３を交互に堆積し積層
膜を形成する。次でこの積層膜にイオン注入法又は拡散
法により不純物としてリンをドープする。次に図１（ｂ
）に示すように、ホトリソグラフィ技術により、ポリシ
リコン膜３の上に所望のホトレジスト膜４のパターンを
形成する。次にこのフォトレジスト膜４をマスクとし、
ポリシリコン膜３と酸素ドープポリシリコン膜２でエッ
チング速度が異なり、かつ弱い等方性のエッチングを行
なう。
【０００８】この結果、図１（ｃ）に示すように、酸素
ドープポリシリコン膜２はエッチング速度が遅いためホ
トレジスト膜４のパターンどおりにエッチングされるが
、ポリシリコン膜３はエッチング速度が速いためサイド
エッチングが生じ、酸素ドープポリシリコン膜２より内
側に側面を有する形状になる。このエッチングを行なう
には、例えばエッチングガスにＳＦ６ 等を用いればよ
い。次にホトレジスト膜４を除去することによって、図
１（ｄ）に示すように、側面に凹凸を有する蓄積ノード
５が完成する。
ドープポリシリコン膜２はエッチング速度が遅いためホ
トレジスト膜４のパターンどおりにエッチングされるが
、ポリシリコン膜３はエッチング速度が速いためサイド
エッチングが生じ、酸素ドープポリシリコン膜２より内
側に側面を有する形状になる。このエッチングを行なう
には、例えばエッチングガスにＳＦ６ 等を用いればよ
い。次にホトレジスト膜４を除去することによって、図
１（ｄ）に示すように、側面に凹凸を有する蓄積ノード
５が完成する。
【０００９】このようにして形成された蓄積ノードの表
面積を従来の蓄積ノードの表面積と比較してみる。例え
ば、厚さ０．４μｍ，長さ２μｍ，幅１μｍの蓄積ノー
ドの場合、従来の技術では表面積は４．４μｍ２ であ
るのに対し、蓄積ノードを４層の構造にし、サイドエッ
チング量を０．１μｍにした場合には、５．９２μｍ２
，サイドエッチング量を０．２μｍにした場合は６．
５１２μｍ２ となる。従って第１の実施例によれば、
従来例に比べ大幅な容量の増加が可能となる。
面積を従来の蓄積ノードの表面積と比較してみる。例え
ば、厚さ０．４μｍ，長さ２μｍ，幅１μｍの蓄積ノー
ドの場合、従来の技術では表面積は４．４μｍ２ であ
るのに対し、蓄積ノードを４層の構造にし、サイドエッ
チング量を０．１μｍにした場合には、５．９２μｍ２
，サイドエッチング量を０．２μｍにした場合は６．
５１２μｍ２ となる。従って第１の実施例によれば、
従来例に比べ大幅な容量の増加が可能となる。
【００１０】図２（ａ），（ｂ）は本発明の第２の実施
例を説明するための工程順に示した半導体チップの断面
図である。まず、図２（ａ）に示すように、第１の実施
例と同様に下地のシリコン酸化膜１上にエッチング速度
の速いリンドープポリシリコン膜６とエッチング速度の
遅いポリシリコン膜３を交互に堆積し積層膜を形成する
。以下第１の実施例と同様に処理し図２（ｂ）に示すよ
うに側面に凹凸を有する蓄積ノード５Ａを形成する。
例を説明するための工程順に示した半導体チップの断面
図である。まず、図２（ａ）に示すように、第１の実施
例と同様に下地のシリコン酸化膜１上にエッチング速度
の速いリンドープポリシリコン膜６とエッチング速度の
遅いポリシリコン膜３を交互に堆積し積層膜を形成する
。以下第１の実施例と同様に処理し図２（ｂ）に示すよ
うに側面に凹凸を有する蓄積ノード５Ａを形成する。
【００１１】本第２の実施例においても第１の実施例と
同様に蓄積ノードの表面積を増加させることができる。 なお、リンドープポリシリコン膜の代りにヒ素ドープポ
リシリコン膜を用いてもよい。
同様に蓄積ノードの表面積を増加させることができる。 なお、リンドープポリシリコン膜の代りにヒ素ドープポ
リシリコン膜を用いてもよい。
【００１２】また、第２の実施例では、エッチング速度
の速いものに不純物ドープポリシリコン膜を用いること
により、後工程の熱処理によって不純物のドープされて
いない層にも不純物が拡散して導電性を持つため、ポリ
シリコン膜形成後にイオン注入又は拡散による不純物を
ドープする工程が不要になるという効果もある。
の速いものに不純物ドープポリシリコン膜を用いること
により、後工程の熱処理によって不純物のドープされて
いない層にも不純物が拡散して導電性を持つため、ポリ
シリコン膜形成後にイオン注入又は拡散による不純物を
ドープする工程が不要になるという効果もある。
【００１３】
【発明の効果】以上説明したように本発明は、蓄積ノー
ドを形成するポリシリコン膜をエッチング速度の速い層
とエッチング速度の遅い層で交互に堆積して形成するこ
とで、側面に凹凸を有する蓄積ノードを形成し、側面の
面積を平面の場合より増加させることによりスタック型
セルの容量を増加させることができるという効果を有す
る。このため、蓄積ノードを薄くした場合および蓄積ノ
ードの面積を小さくした場合でも、セルの容量を充分に
確保した半導体装置が得られるという効果がある。
ドを形成するポリシリコン膜をエッチング速度の速い層
とエッチング速度の遅い層で交互に堆積して形成するこ
とで、側面に凹凸を有する蓄積ノードを形成し、側面の
面積を平面の場合より増加させることによりスタック型
セルの容量を増加させることができるという効果を有す
る。このため、蓄積ノードを薄くした場合および蓄積ノ
ードの面積を小さくした場合でも、セルの容量を充分に
確保した半導体装置が得られるという効果がある。
【図１】本発明の第１の実施例を説明するための半導体
チップの断面図である。
チップの断面図である。
【図２】本発明の第２の実施例を説明するための半導体
チップの断面図である。
チップの断面図である。
【図３】従来の半導体装置の製造方法を説明するための
半導体チップの断面図である。
半導体チップの断面図である。
１，１１ シリコン酸化膜
２ 酸素ドープポリシリコン膜
３，１２ ポリシリコン膜
４，１４ ホトレジスト膜
５，１５ 蓄積ノード
６ リンドープポリシリコン膜
Claims (1)
- 【請求項１】 半導体基板上に形成されたゲート電極
上に下地の絶縁膜を形成する工程と、この絶縁膜上にエ
ッチング速度の速いポリシリコン膜とエッチング速度の
遅いポリシリコン膜とを交互に堆積し積層膜を形成する
工程と、この積層膜を等方性エッチング法を用いてパタ
ーニングし蓄積ノードを形成する工程とを含むことを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3025821A JPH04264766A (ja) | 1991-02-20 | 1991-02-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3025821A JPH04264766A (ja) | 1991-02-20 | 1991-02-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04264766A true JPH04264766A (ja) | 1992-09-21 |
Family
ID=12176526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3025821A Pending JPH04264766A (ja) | 1991-02-20 | 1991-02-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04264766A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08204149A (ja) * | 1995-01-30 | 1996-08-09 | Hiroshima Nippon Denki Kk | 半導体装置の製造方法 |
| KR100265992B1 (ko) * | 1993-03-19 | 2000-10-02 | 김영환 | 반도체 장치의 캐패시터 전극 제조방법 |
| JP2010267814A (ja) * | 2009-05-14 | 2010-11-25 | Elpida Memory Inc | 半導体装置及びその製造方法 |
-
1991
- 1991-02-20 JP JP3025821A patent/JPH04264766A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100265992B1 (ko) * | 1993-03-19 | 2000-10-02 | 김영환 | 반도체 장치의 캐패시터 전극 제조방법 |
| JPH08204149A (ja) * | 1995-01-30 | 1996-08-09 | Hiroshima Nippon Denki Kk | 半導体装置の製造方法 |
| JP2010267814A (ja) * | 2009-05-14 | 2010-11-25 | Elpida Memory Inc | 半導体装置及びその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990518 |