JPH0294471A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH0294471A JPH0294471A JP63243871A JP24387188A JPH0294471A JP H0294471 A JPH0294471 A JP H0294471A JP 63243871 A JP63243871 A JP 63243871A JP 24387188 A JP24387188 A JP 24387188A JP H0294471 A JPH0294471 A JP H0294471A
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Classifications
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は半導体記憶装置に係わり、特にダイナミック型
ＲＡＭ （ＤＲＡＭ）のセル構造およびその製造方法に
関する。
ＲＡＭ （ＤＲＡＭ）のセル構造およびその製造方法に
関する。
（従来の技術）
一個のＭＯ８ｔ−ランジスタと一個のキャパシタにより
メモリセルを構成するいわゆるＭＯ８型ＤＲＡＭは高集
積化の一途を辿っている。高集積化に伴って情報を記憶
するキャパシタの面積が減少し、従って蓄積される電荷
量が減少する。この結果、メモリ内容が破壊されるとい
った問題（ソフトエラー）が生じている。
メモリセルを構成するいわゆるＭＯ８型ＤＲＡＭは高集
積化の一途を辿っている。高集積化に伴って情報を記憶
するキャパシタの面積が減少し、従って蓄積される電荷
量が減少する。この結果、メモリ内容が破壊されるとい
った問題（ソフトエラー）が生じている。
このような問題を解決するため、多結晶シリコン等で形
成されたストレージ・ノードをシリコン基板上に形成し
、キャパシタの占有面積を拡大してキャパシタの容量を
増やし、Ｍ積される電荷量を増大させる方法が提案され
ている。
成されたストレージ・ノードをシリコン基板上に形成し
、キャパシタの占有面積を拡大してキャパシタの容量を
増やし、Ｍ積される電荷量を増大させる方法が提案され
ている。
第１７図（ａ） 、 （ｂ） 、 （ｃ）は、そのよう
なりＲＡＭの一例を示す平面図とそのＡ−Ａ’断面図、
Ｂ−８′断面図である。図では隣接する２ビット分を示
している。 １０１はｐ型Ｓｉ基板であり、１０５は素
子分離絶縁膜である。Ｓｉ基板１０１上にストレージ・
ノード・コンタクト１１２を介して５例えば多結晶シリ
コンを用いてストレージ・ノード電極１１３が形成され
ている。ＭＯＳキャパシタは、このストレージ・ノード
電極１１３の表面にキャパシタ絶＠ｇ１１４を介してプ
レート電極１１５を堆積することによって得られる。ま
たキャパシタ領域に隣接する位置にＭＯＳトランジスタ
が形成されている。即ち、ゲート絶縁膜１０９を介して
ゲート電極１１０が形成され、このゲート電極をマスク
として不純物をイオン注入して、ソース、ドレイン拡散
層であるｎ型層１０７が形成されている。この様なセル
をスタックド・キャパシタ・セルと呼ぶ。
なりＲＡＭの一例を示す平面図とそのＡ−Ａ’断面図、
Ｂ−８′断面図である。図では隣接する２ビット分を示
している。 １０１はｐ型Ｓｉ基板であり、１０５は素
子分離絶縁膜である。Ｓｉ基板１０１上にストレージ・
ノード・コンタクト１１２を介して５例えば多結晶シリ
コンを用いてストレージ・ノード電極１１３が形成され
ている。ＭＯＳキャパシタは、このストレージ・ノード
電極１１３の表面にキャパシタ絶＠ｇ１１４を介してプ
レート電極１１５を堆積することによって得られる。ま
たキャパシタ領域に隣接する位置にＭＯＳトランジスタ
が形成されている。即ち、ゲート絶縁膜１０９を介して
ゲート電極１１０が形成され、このゲート電極をマスク
として不純物をイオン注入して、ソース、ドレイン拡散
層であるｎ型層１０７が形成されている。この様なセル
をスタックド・キャパシタ・セルと呼ぶ。
このスタックド・キャパシタ・セルは、ストレージ・ノ
ード電極１１３を素子分離領域１０５の上まで拡大でき
、また、ストレージ・ノード電極＋１３の段差１１３’
を利用できることから、キャパシタ容量をプレーナ構造
のＤＲＡＭより高めることができる。また、さらに、ス
トレージ・ノート部の拡散層は、ストレージ・ノード電
極１１３の下の拡散層１０７の領域だけとなり、アルフ
ァ線により発生した電荷を収集する拡散層の面積が極め
て小さいく、ソフ１〜・エラーに強いセル構造となって
いる。
ード電極１１３を素子分離領域１０５の上まで拡大でき
、また、ストレージ・ノード電極＋１３の段差１１３’
を利用できることから、キャパシタ容量をプレーナ構造
のＤＲＡＭより高めることができる。また、さらに、ス
トレージ・ノート部の拡散層は、ストレージ・ノード電
極１１３の下の拡散層１０７の領域だけとなり、アルフ
ァ線により発生した電荷を収集する拡散層の面積が極め
て小さいく、ソフ１〜・エラーに強いセル構造となって
いる。
層の増大、蓄積電荷量の増大である。第２は平坦性の悪
さおよびそれに起因する加工の難しさである。スタック
ド・キャパシタ・セルの電極数に注口すると、電荷をス
トレージ・ノード電ｒ４ｉ１１３に菩えろため、通常の
シリコン基板りに蓄える平面セルに比較して電極数が１
層多くなる。そのため、」−の層になる程、下地の平坦
性が悪く、また平坦化も難しく、フォトリソグラフィー
やエツチングにおける加工が難しくなり、各電極のオー
プン不良やショート不良が多発してしまう。
さおよびそれに起因する加工の難しさである。スタック
ド・キャパシタ・セルの電極数に注口すると、電荷をス
トレージ・ノード電ｒ４ｉ１１３に菩えろため、通常の
シリコン基板りに蓄える平面セルに比較して電極数が１
層多くなる。そのため、」−の層になる程、下地の平坦
性が悪く、また平坦化も難しく、フォトリソグラフィー
やエツチングにおける加工が難しくなり、各電極のオー
プン不良やショート不良が多発してしまう。
即ち、ストレージ・ノード電極１１３、 キャパシタ絶
縁膜１１４、プレート電極１１５の段差により層間絶縁
膜１１６の上面と基板とのレベル差が大きくなり、ビッ
ト線の加工が難しくなる。またビット線金屈の被覆性に
ついても好ましくない。殊に高隻積化を図る場合、スト
レージ・ノード？！！極１１３の面積が小さくなるので
キャパシタ容量を一定に保つためストレージ・ノード電
極１１３の膜厚を１！１くし段差１１３′の容量の比率
を高める必要が生じろ。
縁膜１１４、プレート電極１１５の段差により層間絶縁
膜１１６の上面と基板とのレベル差が大きくなり、ビッ
ト線の加工が難しくなる。またビット線金屈の被覆性に
ついても好ましくない。殊に高隻積化を図る場合、スト
レージ・ノード？！！極１１３の面積が小さくなるので
キャパシタ容量を一定に保つためストレージ・ノード電
極１１３の膜厚を１！１くし段差１１３′の容量の比率
を高める必要が生じろ。
こうした場合、上記問題はより顕著になる。また、プレ
ート化［１１５の加工についても、ビット線１１８と基
板をコンタクトさせるためにストレージ・ノード電極１
１３のエツジとピント線コンタクト１１７の間でプレー
ト電極１１５を加工する必要があり寸法的に余裕がなく
高集積化に不利であり、また下地の段差が大きいためプ
レート電極１１５の加工も難しい。
ート化［１１５の加工についても、ビット線１１８と基
板をコンタクトさせるためにストレージ・ノード電極１
１３のエツジとピント線コンタクト１１７の間でプレー
ト電極１１５を加工する必要があり寸法的に余裕がなく
高集積化に不利であり、また下地の段差が大きいためプ
レート電極１１５の加工も難しい。
（発明が解決しようとする課題）
以上のように、従来のスタック・キャパシタ・セル構造
を持つＤＲＡＭでは、高集積化にともないキャパシタ４
斌が小さくなることや、また、平坦性が悪く、加工が難
しいこと等により、高集積化が困難であった。
を持つＤＲＡＭでは、高集積化にともないキャパシタ４
斌が小さくなることや、また、平坦性が悪く、加工が難
しいこと等により、高集積化が困難であった。
本発明は、この様な問題点を解決したＤＲＡＭとその！
ｉ２造方法を提供することを目的とする。
ｉ２造方法を提供することを目的とする。
（課題を解決するための手段）
本発明の第１の発明は半導体基板に設けられた第１．第
２のＭＯＳトランジスタと、この上に設けられた層間絶
縁１摸と、この層間絶縁膜上に設けられ、前記第１のＭ
Ｏ８ｔ−ランジスタのソース、ドレインいずれか一方の
領域に層間絶縁膜に形成された開口部を介して接続して
設けられた第１の電荷蓄積電極と、前記層間絶縁膜−ヒ
に設けられ、前記第２のＭＯＳトランジスタのソース、
ドレインいずれか一方の領域に前記層間絶縁膜に形成さ
れた開口部を介して接続され、その少なくとも一部が前
記第１の電荷蓄積電極上に間隔をおいて重畳する第２の
電荷Ｎ１１４電極と、前記第１．第２の電荷蓄積電極表
面を囲んで設けられたキャパシタ絶縁膜と、前記第１．
第２の電荷蓄積電極上に設けられると共に前記重畳部に
おける第１１第２の電荷蓄積電極対向間隙を埋める如く
設けられたキャパシタ電極とを備えた事を特徴とする半
導体記憶装置を提供するものである。
２のＭＯＳトランジスタと、この上に設けられた層間絶
縁１摸と、この層間絶縁膜上に設けられ、前記第１のＭ
Ｏ８ｔ−ランジスタのソース、ドレインいずれか一方の
領域に層間絶縁膜に形成された開口部を介して接続して
設けられた第１の電荷蓄積電極と、前記層間絶縁膜−ヒ
に設けられ、前記第２のＭＯＳトランジスタのソース、
ドレインいずれか一方の領域に前記層間絶縁膜に形成さ
れた開口部を介して接続され、その少なくとも一部が前
記第１の電荷蓄積電極上に間隔をおいて重畳する第２の
電荷Ｎ１１４電極と、前記第１．第２の電荷蓄積電極表
面を囲んで設けられたキャパシタ絶縁膜と、前記第１．
第２の電荷蓄積電極上に設けられると共に前記重畳部に
おける第１１第２の電荷蓄積電極対向間隙を埋める如く
設けられたキャパシタ電極とを備えた事を特徴とする半
導体記憶装置を提供するものである。
本発明の第２の発明は、半導体基板に設けられた第１．
第２のＭＯ８＋−ランジスタと、この」二に設けられた
第１の層間絶縁膜と、この層間絶ＭＩＶＸ上に設けられ
前記第１．第２のＭＯＳトランジスタのソース、ドレイ
ンいずれか一方の領域に層間絶縁膜に形成された開口部
を介して接続して設けられたビット線と、この上に設け
られた第２の層間絶縁膜と、この第２の層間絶縁膜−Ｆ
に設けられ、前記第１のＭＯＳトランジスタのソース、
ドレインの他方の領域に第１．第２の層間絶縁膜に形成
された開口部を介して接続して設けられた第１の電荷蓄
積電極と、前記第２の層間絶縁膜トに設けられ、前記第
２のＭＯＳトランジスタのソース、ドレインの他方の領
域に前記第１．第２の層間絶縁膜に形成された開口部を
介して接続され、その少なくとも一部が前記第１の電荷
蓄積領域上に間隔をおいて重畳する第２の電荷蓄積電極
と、前記第１．第２の電荷蓄積電極表面を囲んで設けら
れたキャパシタ絶縁膜と、前記第１．第２の電荷蓄積電
極上に設けられると共に前記重畳部における第１．第２
の電荷蓄積電極対向間隙を埋める如く設けられたキャパ
シタ電極とを備えた事を特徴とする半導体記憶装置を提
供するものである。
第２のＭＯ８＋−ランジスタと、この」二に設けられた
第１の層間絶縁膜と、この層間絶ＭＩＶＸ上に設けられ
前記第１．第２のＭＯＳトランジスタのソース、ドレイ
ンいずれか一方の領域に層間絶縁膜に形成された開口部
を介して接続して設けられたビット線と、この上に設け
られた第２の層間絶縁膜と、この第２の層間絶縁膜−Ｆ
に設けられ、前記第１のＭＯＳトランジスタのソース、
ドレインの他方の領域に第１．第２の層間絶縁膜に形成
された開口部を介して接続して設けられた第１の電荷蓄
積電極と、前記第２の層間絶縁膜トに設けられ、前記第
２のＭＯＳトランジスタのソース、ドレインの他方の領
域に前記第１．第２の層間絶縁膜に形成された開口部を
介して接続され、その少なくとも一部が前記第１の電荷
蓄積領域上に間隔をおいて重畳する第２の電荷蓄積電極
と、前記第１．第２の電荷蓄積電極表面を囲んで設けら
れたキャパシタ絶縁膜と、前記第１．第２の電荷蓄積電
極上に設けられると共に前記重畳部における第１．第２
の電荷蓄積電極対向間隙を埋める如く設けられたキャパ
シタ電極とを備えた事を特徴とする半導体記憶装置を提
供するものである。
本発明の第３の発明は、半導体基板に第１．第２のＭＯ
Ｓトランジスタを形成する工程と、この上に層間絶縁膜
を形成する工程と、この層間絶縁膜に開口部を形成し第
１のＭＯＳトランジスタのソース、ドレインいずれか一
方の領域に接続する第１の電荷蓄積電極を設ける工程と
、この表面にスペーサ膜を形成する工程と、このスペー
サ膜及び前記層間絶縁膜に開口部を形成し第２のＭＯＳ
トランジスタのソース、ドレインいずれか一方の領域に
接続し、その少なくとも一部が前記第１の電荷蓄積電極
に重畳する第２の電荷蓄積電極を形成する工程と、等方
性エツチングを行なって前記スペーサ膜を除去する工程
と、前記第１．第２の電荷蓄積電極表面を囲んでキャパ
シタ絶縁膜を形成する工程と、気相成長法により前記重
畳部における第１．第２の電荷蓄積電極対向間隙を埋め
る如く前記第１．第２の電荷ＷＪ積電極表面にキャパシ
タ電極を形成する工程とを備えた事を特徴とする半導体
記憶装置の製造方法を提供するものである。
Ｓトランジスタを形成する工程と、この上に層間絶縁膜
を形成する工程と、この層間絶縁膜に開口部を形成し第
１のＭＯＳトランジスタのソース、ドレインいずれか一
方の領域に接続する第１の電荷蓄積電極を設ける工程と
、この表面にスペーサ膜を形成する工程と、このスペー
サ膜及び前記層間絶縁膜に開口部を形成し第２のＭＯＳ
トランジスタのソース、ドレインいずれか一方の領域に
接続し、その少なくとも一部が前記第１の電荷蓄積電極
に重畳する第２の電荷蓄積電極を形成する工程と、等方
性エツチングを行なって前記スペーサ膜を除去する工程
と、前記第１．第２の電荷蓄積電極表面を囲んでキャパ
シタ絶縁膜を形成する工程と、気相成長法により前記重
畳部における第１．第２の電荷蓄積電極対向間隙を埋め
る如く前記第１．第２の電荷ＷＪ積電極表面にキャパシ
タ電極を形成する工程とを備えた事を特徴とする半導体
記憶装置の製造方法を提供するものである。
（作用）
本発明のメモリセル構造を用いると、隣接するメモリセ
ルの電荷ＴＩ積キャパシタ電極は別の層を使っているの
で互いに重ねて楕成することが可能となりメモリセルサ
イズに制限されることなく、キャパシタ電極面積（蓄積
電荷領域）を増加させることができ、微細化にともなう
蓄積電荷量の減少の問題を解決することができる。また
ビット線上にキャパシタが設けられるためキャパシタ配
列よ が自由で、大きなキャパシタを形成するのに好線である
。またビット線形成時にはその下層の配線はゲート電、
極のみとすることができるので、平坦性は良好であり加
工が容易となる。このプレートとなるキャパシタ電極は
、ビット線コンタクトのための窓明けが必要ない。この
ため、電荷蓄積用のキャパシタ電極を厚くしても、ビッ
ト線およびプレートキャパシタ電極の加工は影響を受け
ない。
ルの電荷ＴＩ積キャパシタ電極は別の層を使っているの
で互いに重ねて楕成することが可能となりメモリセルサ
イズに制限されることなく、キャパシタ電極面積（蓄積
電荷領域）を増加させることができ、微細化にともなう
蓄積電荷量の減少の問題を解決することができる。また
ビット線上にキャパシタが設けられるためキャパシタ配
列よ が自由で、大きなキャパシタを形成するのに好線である
。またビット線形成時にはその下層の配線はゲート電、
極のみとすることができるので、平坦性は良好であり加
工が容易となる。このプレートとなるキャパシタ電極は
、ビット線コンタクトのための窓明けが必要ない。この
ため、電荷蓄積用のキャパシタ電極を厚くしても、ビッ
ト線およびプレートキャパシタ電極の加工は影響を受け
ない。
このように本発明のメモリセル構造を用いることにより
電荷蓄積領域を増大させることができる。
電荷蓄積領域を増大させることができる。
またスタックド・キャパシタ・セルの欠点である平坦性
の悪さ及びそれに起因する加工の難しさを解決すること
ができるという優れた特徴を有する。
の悪さ及びそれに起因する加工の難しさを解決すること
ができるという優れた特徴を有する。
（実施例）
以下、本発明の詳細な説明する。
第１図（ａ）、（ｂ）、（ｃ）、 （ｄ）は、一実施例
のＤＲＡＭのビット線方向に隣接する４ビット分を示す
平面図（ａ）と、そのＡ−Ａ’断面図（ｂ）、 Ｂ −
８’断面図（ｃ）およびｃ−ｃ’断面図（ｄ）である。
のＤＲＡＭのビット線方向に隣接する４ビット分を示す
平面図（ａ）と、そのＡ−Ａ’断面図（ｂ）、 Ｂ −
８’断面図（ｃ）およびｃ−ｃ’断面図（ｄ）である。
ｐ型シリコン基板１の素子分離絶縁膜２で分離されたメ
モリセル内に、ゲート絶縁膜３を介してゲート電極４に
よりＭＯＳトランジスタが形成されている。ビット線１
０はビット線コンタクト９によりｐａｄ電極７に接続さ
れている。ｐａｄ電極７はｎ型拡散層に接続されている
。ストレージ・ノード電極（電荷蓄積電極）１３．はビ
ット線１０および層間絶縁膜１１．．１１２ の上に位
置し、ストレージ・ノード・コンタクト１２１ により
ｐａｄ電極７に接続されている。隣接するメモリセルに
は前述のストレージ・ノード電極１３１ より上層の層
で形成されたストレージ・ノード電極１３□が設けられ
、ストレージ・ノード・コンタクト１２□によりそのメ
モリセルのｐａｄ′ｆＦ１極７に接続されている。スト
レージ・ノード電極１３．．１３□は互いにオーバーラ
ツプし、その空間にもキャパシタ領域が入り込んでいる
。かくして大きな蓄積容量が得られる。またキャパシタ
容量としてストレージ・ノード電極１３、 、１３□の
側面を利用するために膜厚を厚くした場合でもビット線
の加工は影響を受けない。ストレージ・ノード電極１３
． 、１３□の上にはキャパシタ絶縁膜１５およびキャ
パシタ電極１６が形成されている。キャパシタ電極１６
はビット線１０の−Ｌ部に存在するため、キャパシタ電
極１６にビット線コンタクトを形成するための窓明けの
加工をする必要がない。このためキャパシタ電極の加工
はメモリセル内については必要ない。
モリセル内に、ゲート絶縁膜３を介してゲート電極４に
よりＭＯＳトランジスタが形成されている。ビット線１
０はビット線コンタクト９によりｐａｄ電極７に接続さ
れている。ｐａｄ電極７はｎ型拡散層に接続されている
。ストレージ・ノード電極（電荷蓄積電極）１３．はビ
ット線１０および層間絶縁膜１１．．１１２ の上に位
置し、ストレージ・ノード・コンタクト１２１ により
ｐａｄ電極７に接続されている。隣接するメモリセルに
は前述のストレージ・ノード電極１３１ より上層の層
で形成されたストレージ・ノード電極１３□が設けられ
、ストレージ・ノード・コンタクト１２□によりそのメ
モリセルのｐａｄ′ｆＦ１極７に接続されている。スト
レージ・ノード電極１３．．１３□は互いにオーバーラ
ツプし、その空間にもキャパシタ領域が入り込んでいる
。かくして大きな蓄積容量が得られる。またキャパシタ
容量としてストレージ・ノード電極１３、 、１３□の
側面を利用するために膜厚を厚くした場合でもビット線
の加工は影響を受けない。ストレージ・ノード電極１３
． 、１３□の上にはキャパシタ絶縁膜１５およびキャ
パシタ電極１６が形成されている。キャパシタ電極１６
はビット線１０の−Ｌ部に存在するため、キャパシタ電
極１６にビット線コンタクトを形成するための窓明けの
加工をする必要がない。このためキャパシタ電極の加工
はメモリセル内については必要ない。
第２図〜第９図は、第１図の実施例の製造工程を示す平
面図（ａ）とＡ−Ａ’断面図（ｂ）、Ｂ−８’断面図（
ｃ）およびｃ−ｃ’断面図（ｄ）である。これらの図面
を用いて、具体的にその製造工程を説明する。
面図（ａ）とＡ−Ａ’断面図（ｂ）、Ｂ−８’断面図（
ｃ）およびｃ−ｃ’断面図（ｄ）である。これらの図面
を用いて、具体的にその製造工程を説明する。
（ａ）図における太線は各工程で付加されるパターンを
示している。
示している。
まず、第２図に示すように比抵抗５オーム・１程度のＰ
型Ｓｉ基板１に、５０ｎｍ厚の酸化膜１８を形成し、シ
リコン窒化膜１９をパターニングし、これをマスクにボ
ロンを注入しチャンネルストッパ不純物層１７を形成す
る。
型Ｓｉ基板１に、５０ｎｍ厚の酸化膜１８を形成し、シ
リコン窒化膜１９をパターニングし、これをマスクにボ
ロンを注入しチャンネルストッパ不純物層１７を形成す
る。
次に、第３図に示すように、選択酸化法により例えば厚
さ７００ｎ＋ｓのシリコン酸化膜により素子分離絶縁膜
２を形成する。この時の酸化により、チャンネル・スト
ッパ不純物層１７は、素子分離絶縁膜の下および横方向
に拡散する。この素子分離形成法は、−例であって、他
の素子分離形成法を用いてもかまわない。
さ７００ｎ＋ｓのシリコン酸化膜により素子分離絶縁膜
２を形成する。この時の酸化により、チャンネル・スト
ッパ不純物層１７は、素子分離絶縁膜の下および横方向
に拡散する。この素子分離形成法は、−例であって、他
の素子分離形成法を用いてもかまわない。
次に、第４図に示すように、ゲート絶縁膜３を例えば熱
酸化により１０ｎｍ厚程度形成し、多結晶シリコンを２
００ｎｍ厚程度全面に堆積し、さらに、ＣＶＤ法等によ
り、２００ｎｍ厚程度の層間絶縁膜６を全面に堆積する
。そして反応性イオンエツチングにより、ゲート電極４
および層間絶縁膜６をパタニングする。このゲート電極
４および層間絶縁膜６をマスクに全面に例えばヒ素また
はリンのイオン注入を行い、ｎ型層５を形成する。この
拡散層の深さは、例えば１５０ｎｍ程度になる。その後
、ＣＶＤ法等により１００ｒ＋ｍ厚程度の層間絶縁膜６
′を全面に堆積し１反応性イオンエツチング技術により
全面をエツチングしてゲート電極４の側面に層間絶縁膜
６′を自己整合して残置する。
酸化により１０ｎｍ厚程度形成し、多結晶シリコンを２
００ｎｍ厚程度全面に堆積し、さらに、ＣＶＤ法等によ
り、２００ｎｍ厚程度の層間絶縁膜６を全面に堆積する
。そして反応性イオンエツチングにより、ゲート電極４
および層間絶縁膜６をパタニングする。このゲート電極
４および層間絶縁膜６をマスクに全面に例えばヒ素また
はリンのイオン注入を行い、ｎ型層５を形成する。この
拡散層の深さは、例えば１５０ｎｍ程度になる。その後
、ＣＶＤ法等により１００ｒ＋ｍ厚程度の層間絶縁膜６
′を全面に堆積し１反応性イオンエツチング技術により
全面をエツチングしてゲート電極４の側面に層間絶縁膜
６′を自己整合して残置する。
次に、第５図に示すように、全面に多結晶シリコンを５
０ｎｍ厚程度堆積し、ヒ素またはリンのイオン注入また
はリン拡散等により、ドーピングをした後に、反応性イ
オンエツチングにより、パッド電極７を加工する。
０ｎｍ厚程度堆積し、ヒ素またはリンのイオン注入また
はリン拡散等により、ドーピングをした後に、反応性イ
オンエツチングにより、パッド電極７を加工する。
次に、第６図に示すように、全面に層間絶縁膜８を３０
０ｎｍ厚程度堆積しビット線コンタクト９を反応性イオ
ンエツチングにより開口する。層間絶縁膜 Ｇ膜を３５０ｎｍ、更にＰＳＧ膜を２５０ｎｍの厚さ堆
積し、９００℃でＰＳＧ、ＢＰＳＧ膜をメルトし、フッ
化アンモニウム液でＰＳＧ膜と、表層部のＢＰＳＧ膜を
エツチングして得る。開口後さらに、例えばＣＶＤ法に
より多結晶シリコン、次いでスパッタ法やＥＢ蒸着法に
よりモリブデンシリサイドを全面に堆積し、反応性イオ
ンエツチングにより両者をエツチングしてビット線１０
をパターニングする。
０ｎｍ厚程度堆積しビット線コンタクト９を反応性イオ
ンエツチングにより開口する。層間絶縁膜 Ｇ膜を３５０ｎｍ、更にＰＳＧ膜を２５０ｎｍの厚さ堆
積し、９００℃でＰＳＧ、ＢＰＳＧ膜をメルトし、フッ
化アンモニウム液でＰＳＧ膜と、表層部のＢＰＳＧ膜を
エツチングして得る。開口後さらに、例えばＣＶＤ法に
より多結晶シリコン、次いでスパッタ法やＥＢ蒸着法に
よりモリブデンシリサイドを全面に堆積し、反応性イオ
ンエツチングにより両者をエツチングしてビット線１０
をパターニングする。
基板段差がさほど大きくないので層間絶縁膜８は容易に
平坦化できるのでパターニングに問題は生じない、また
、そのコンタクト段差も比較的小さくて済むのでビット
線の被覆性に問題が生じることはない。
平坦化できるのでパターニングに問題は生じない、また
、そのコンタクト段差も比較的小さくて済むのでビット
線の被覆性に問題が生じることはない。
次に、第７図に示すように、全面に層間絶縁膜１１１を
２００ｎｍ厚程度堆積し、さらに全面に層間絶縁膜１１
２ を堆積し、第１のストレージ・ノード・コンタクト
１２．を反応性イオンエツチングで開口する。ＷＪ間絶
縁ＩＰＪＩＩ、は１例えばＣＶ ＤＳｉＯ，膜５０ｎｍ
。
２００ｎｍ厚程度堆積し、さらに全面に層間絶縁膜１１
２ を堆積し、第１のストレージ・ノード・コンタクト
１２．を反応性イオンエツチングで開口する。ＷＪ間絶
縁ＩＰＪＩＩ、は１例えばＣＶ ＤＳｉＯ，膜５０ｎｍ
。
Ｂ Ｐ Ｓ Ｇ３００ｎｍ、 Ｐ Ｓ Ｇ２５０ｎｍと
し、層間絶縁膜８と同様にメルト、エツチングして形成
する。層間絶縁膜１１．は例えばＣＶ Ｄ Ｓｉ、 Ｎ
、 ｌｌ’Ｊ ５０ｎｍとする。
し、層間絶縁膜８と同様にメルト、エツチングして形成
する。層間絶縁膜１１．は例えばＣＶ Ｄ Ｓｉ、 Ｎ
、 ｌｌ’Ｊ ５０ｎｍとする。
次に、全面に例えば多結晶シリコンを３００〜６００ｎ
ｓ厚堆積し、ヒ素やリンのイオン注入またはリン拡散等
により、ドーピングをした後、反応性イオンエツチング
により、第１のストレージ・ノード電極１３．を加工す
る。
ｓ厚堆積し、ヒ素やリンのイオン注入またはリン拡散等
により、ドーピングをした後、反応性イオンエツチング
により、第１のストレージ・ノード電極１３．を加工す
る。
次に第８図に示すように、例えばＣＶ Ｄ ５ｉｎ２膜
１４を約２００ｎｍ程度堆積し、第２のストレージ・ノ
ード・コンタクト１２２ を反応性イオンエツチングで
開口する。さらに全面に例えば多結晶シリコンを３００
〜６００ｎｍ厚堆積し、ヒ素やリンのイオン注入または
リン拡散等により、ドーピングした後、通常のフォトレ
ジストをマスクとし１反応性イオンエツチングにより、
第２のストレージ・ノード電極１３□を加工する。
１４を約２００ｎｍ程度堆積し、第２のストレージ・ノ
ード・コンタクト１２２ を反応性イオンエツチングで
開口する。さらに全面に例えば多結晶シリコンを３００
〜６００ｎｍ厚堆積し、ヒ素やリンのイオン注入または
リン拡散等により、ドーピングした後、通常のフォトレ
ジストをマスクとし１反応性イオンエツチングにより、
第２のストレージ・ノード電極１３□を加工する。
次に第９図に示すように、等方性のエツチング、例えば
Ｎ１１４Ｆ液を用いてＣＶ ＤＳｉＯ□膜１４をエツチ
ング除去する。このときＮ１１．Ｆ液はＳｉＯ□膜をエ
ツチングするが、前記層間絶縁膜であるＳｉ、Ｎ４膜ｌ
１２はエツチングされない。このため、選択的に第１．
第２のストレージ・ノードの表面を露出させることがで
きる。その後、ＣＶＤ法によりシリコン窒化膜を表面に
厚さｌＯｎ閣程度堆積し、次に９５０℃の水蒸気雰囲気
中で３０分程度酸化し、キャパシタ絶縁膜１５を形成す
る。この例ではキャパシタ絶縁膜１５はシリコン窒化膜
とシリコン酸化膜の積層構造になるが、シリコン酸化膜
単層や、Ｔａ２Ｏ，膜とシリコン窒化膜の積層構造等、
キャパシタ絶縁膜として利用できる他の材料でもかまわ
ない。
Ｎ１１４Ｆ液を用いてＣＶ ＤＳｉＯ□膜１４をエツチ
ング除去する。このときＮ１１．Ｆ液はＳｉＯ□膜をエ
ツチングするが、前記層間絶縁膜であるＳｉ、Ｎ４膜ｌ
１２はエツチングされない。このため、選択的に第１．
第２のストレージ・ノードの表面を露出させることがで
きる。その後、ＣＶＤ法によりシリコン窒化膜を表面に
厚さｌＯｎ閣程度堆積し、次に９５０℃の水蒸気雰囲気
中で３０分程度酸化し、キャパシタ絶縁膜１５を形成す
る。この例ではキャパシタ絶縁膜１５はシリコン窒化膜
とシリコン酸化膜の積層構造になるが、シリコン酸化膜
単層や、Ｔａ２Ｏ，膜とシリコン窒化膜の積層構造等、
キャパシタ絶縁膜として利用できる他の材料でもかまわ
ない。
最後に、第１図に示すように、多結晶シリコンを全面に
堆積し、ヒ素やリンのイオン注入またはリン拡散等によ
りプレート電極１６として、セル部セルアレイに対し共
通電極として形成でき、ビット線コンタクトのための開
口は不要となる。
堆積し、ヒ素やリンのイオン注入またはリン拡散等によ
りプレート電極１６として、セル部セルアレイに対し共
通電極として形成でき、ビット線コンタクトのための開
口は不要となる。
本実施例においては、ストレージ・ノード電極１３□、
１３．およびプレー１− ｆｆｉ ｔｆｉｌ ６には多
結晶シリコンを用いたが、他の材料（例えばＷなど）を
用いてもよい。
１３．およびプレー１− ｆｆｉ ｔｆｉｌ ６には多
結晶シリコンを用いたが、他の材料（例えばＷなど）を
用いてもよい。
第７図、第８図で示された様に、本実施例では第１．第
２のストレージ・ノード電極１３１．１３□は夫々市松
状に配置した。これによりパターンの近接対向部が少な
くなりゲート電極４配設方向に間層のストレージ・ノー
ド電極を揃える場合に比べてフォトリソグラフィによる
加工精度が向上する。
２のストレージ・ノード電極１３１．１３□は夫々市松
状に配置した。これによりパターンの近接対向部が少な
くなりゲート電極４配設方向に間層のストレージ・ノー
ド電極を揃える場合に比べてフォトリソグラフィによる
加工精度が向上する。
第１０図〜第１５図は、本発明の他の実施例のＤＲＡＭ
のビット線方向に隣接する２ビット分を示す平面図（ａ
）と、そのＡ−Ａ’断面図（ｂ）、Ｂ−Ｂ’断面図（ｃ
）およびｃ−ｃ’断面図（ｄ）である。
のビット線方向に隣接する２ビット分を示す平面図（ａ
）と、そのＡ−Ａ’断面図（ｂ）、Ｂ−Ｂ’断面図（ｃ
）およびｃ−ｃ’断面図（ｄ）である。
まず、第１Ｏ図の実施例について説明する。
第１図の実施例では、第１のストレージ・ノード電極１
３□の上表面及び側面のみをキャパシタ領域として用い
ている。第１０図では、第１のストレージ・ノートの表
面、側面および裏面もキャパシタ領域として用い、蓄積
電荷駄を増加させている。
３□の上表面及び側面のみをキャパシタ領域として用い
ている。第１０図では、第１のストレージ・ノートの表
面、側面および裏面もキャパシタ領域として用い、蓄積
電荷駄を増加させている。
これは、Ｓｌｉ Ｎ４膜からなる層間絶縁膜１１□の表
面にＣＶ ＤＳｉＯ□収を追加形成しておき、ＣＶ Ｄ
ＳｉＯ□膜１４と共にＮ１１４Ｆ液でエツチングする事
により達成できる。これにより更に蓄積電荷量を増大出
来ると共に空間利用率も向−トする。
面にＣＶ ＤＳｉＯ□収を追加形成しておき、ＣＶ Ｄ
ＳｉＯ□膜１４と共にＮ１１４Ｆ液でエツチングする事
により達成できる。これにより更に蓄積電荷量を増大出
来ると共に空間利用率も向−トする。
次に第１１図の実施例について説明する。第１図の実施
例において、第２のストレージ・ノード電極１３゜は表
、裏、側面の全領域が蓄積電荷領域となるためそのパタ
ーン面積を第１のストレージ・ノード電極１３□のそれ
より小さくした。第２のストレージ・ノード電極１３２
のパターン面積を第１のストレージ・ノード電極１３
１ のパターン面積と同じにすると隣接するメモリセル
間でキャパシタンスが変わる。第１１図では、これを防
ぐため第１のストレージ・ノード電極１３１ の膜厚を
第２のス１−レージ・ノード１１掘１３□より厚く形成
することにより、前記、蓄積電荷量のアンバランスを少
なくＣでいる。ここでは、第１のストレージ・ノード化
＃４ｉ１３．の膜厚を約６００ｎｍ程度、また第２のス
トレージ・ノード電極１３．の膜厚を約２００ｎｍｉ度
とし、それぞれの表面積をほぼ同一にし、各ストレージ
・ノードの蓄積電荷量のアンバランスを防止することが
できる。
例において、第２のストレージ・ノード電極１３゜は表
、裏、側面の全領域が蓄積電荷領域となるためそのパタ
ーン面積を第１のストレージ・ノード電極１３□のそれ
より小さくした。第２のストレージ・ノード電極１３２
のパターン面積を第１のストレージ・ノード電極１３
１ のパターン面積と同じにすると隣接するメモリセル
間でキャパシタンスが変わる。第１１図では、これを防
ぐため第１のストレージ・ノード電極１３１ の膜厚を
第２のス１−レージ・ノード１１掘１３□より厚く形成
することにより、前記、蓄積電荷量のアンバランスを少
なくＣでいる。ここでは、第１のストレージ・ノード化
＃４ｉ１３．の膜厚を約６００ｎｍ程度、また第２のス
トレージ・ノード電極１３．の膜厚を約２００ｎｍｉ度
とし、それぞれの表面積をほぼ同一にし、各ストレージ
・ノードの蓄積電荷量のアンバランスを防止することが
できる。
次に第１２図の実施例について説明する。第１図の実施
例では、各ビット線１０はワード線方向に４にぶメモリ
セル間の素子分離絶縁膜２上にワード線と垂直方向に配
設され、ビット線間隔を確保するためストレージ・ノー
ドとは反対側のＭＯ３拡散層から素子分離絶縁１１便２
上に延在して設けられたパッド電極７にコンタクトして
いる。第１２図では、ビット線１０を素子領域上に形成
する。この場合、ストレージ・ノード・コンタクト１２
．．１２２ を形成するための窓明けをビット４＠１０
にする。
例では、各ビット線１０はワード線方向に４にぶメモリ
セル間の素子分離絶縁膜２上にワード線と垂直方向に配
設され、ビット線間隔を確保するためストレージ・ノー
ドとは反対側のＭＯ３拡散層から素子分離絶縁１１便２
上に延在して設けられたパッド電極７にコンタクトして
いる。第１２図では、ビット線１０を素子領域上に形成
する。この場合、ストレージ・ノード・コンタクト１２
．．１２２ を形成するための窓明けをビット４＠１０
にする。
このようにすることによりビット線の直線化が実現でき
、ビット線のパターニングが容易となる。
、ビット線のパターニングが容易となる。
次に、第１３図の実施例について説明する。第１図の実
施例においては、ビット線ｌＯ及びストレージ・ノード
電極１３は、上述したように一旦パッド電極７に接続さ
れ、パッド電極７がｎ型拡散層５に接続されている。こ
れは、主に、素子分離絶縁膜上に形成されたビット線１
０とｎ型拡散層５とを接続するためである。しかし、こ
の場合、電極数が一層増加する。そこで、第１３図に示
すように。
施例においては、ビット線ｌＯ及びストレージ・ノード
電極１３は、上述したように一旦パッド電極７に接続さ
れ、パッド電極７がｎ型拡散層５に接続されている。こ
れは、主に、素子分離絶縁膜上に形成されたビット線１
０とｎ型拡散層５とを接続するためである。しかし、こ
の場合、電極数が一層増加する。そこで、第１３図に示
すように。
ビット線コンタクト部のｎ型拡散層５を素子分離領域に
張り出させる（太線）ことにより、パッド電極７を用い
ずにビット線とｎ型拡散層を接続することができる。
張り出させる（太線）ことにより、パッド電極７を用い
ずにビット線とｎ型拡散層を接続することができる。
次に、第１４図の実施例について説明する。第１図の実
施例においてはストレージ・ノード電極１３□。
施例においてはストレージ・ノード電極１３□。
１３□は長方形の平面図とそれを囲む側面部からなる、
単純な直方体である。第１４図の実施例においては、ス
トレージ・ノード電極１３□、１３□を一旦直方体に加
工した後に、その中央部にワード線方向にストレージ・
ノード電極１３１．１３□ を横切る溝を形成する。こ
の様な加工をすることにより、ストレージ・ノード電極
１３．．１３□の表面積を増大させ、キャパシタ容量を
より増大させることができる。
単純な直方体である。第１４図の実施例においては、ス
トレージ・ノード電極１３□、１３□を一旦直方体に加
工した後に、その中央部にワード線方向にストレージ・
ノード電極１３１．１３□ を横切る溝を形成する。こ
の様な加工をすることにより、ストレージ・ノード電極
１３．．１３□の表面積を増大させ、キャパシタ容量を
より増大させることができる。
ストレージ・ノード電極１３□、１３□の上部にはプレ
ート電極１６が存在し、本実施例においては、ストレー
ジ・ノード電極１３１．１３２ を溝型に加工している
が、中央部に凹部を設ける等その他の形に加工してもよ
い。
ート電極１６が存在し、本実施例においては、ストレー
ジ・ノード電極１３１．１３２ を溝型に加工している
が、中央部に凹部を設ける等その他の形に加工してもよ
い。
次に、第１５図の実施例について説明する。第１図の実
施例では、素子分離絶縁膜として、選択酸化法により形
成されたフィールド絶縁膜を用いた。
施例では、素子分離絶縁膜として、選択酸化法により形
成されたフィールド絶縁膜を用いた。
しかし、素子分離はこの手段に限る必要はない。
第１５図は、Ｓｉ基板に溝２０を形成した後、ＣＶＤ形
成した素子分離絶縁［２’を埋め込んだ、トレンチ型の
素子分離を用いた実施例を示している。素子分離絶縁膜
としては、シリコン酸化膜、または、例えば５ｉｎ２膜
（膜厚１１００ｎ程度）を介したノンドープ多結晶シリ
コン膜等を用いる。
成した素子分離絶縁［２’を埋め込んだ、トレンチ型の
素子分離を用いた実施例を示している。素子分離絶縁膜
としては、シリコン酸化膜、または、例えば５ｉｎ２膜
（膜厚１１００ｎ程度）を介したノンドープ多結晶シリ
コン膜等を用いる。
なお、同図においては、溝２０にテーパーがついている
が垂直でもよい。
が垂直でもよい。
次に、第１６図の実施例について説明する。第１図の実
施例ではＭＯＳトランジスタとして平面チャネル型のト
ランジスタを用いた。しかし、平面チャネル型のトラン
ジスタを用いる構造に限らなし１゜ 本実施例のようなスタック型メモリセルにおいてはｌＭ
ＯＳトランジスタは一番下の層で形成され、次いで形成
されるＭＯＳキャパシタ等の形成の熱工程を全て（例え
ば９００℃４００分程度）受け程度このため凹型チャネ
ルＭＯ３＋−ランジスタを用いた例を示している。凹型
の溝の沿ってチャネルが存在し、溝の底部に実効チャネ
ル領域となるＰ型不純物層を選択的に形成している。こ
のとき溝の側面に不純物濃度の低いＰ−型層を設けると
ドレイン耐圧が上がる。このようにすると微細なメモリ
セルを実現できる。
施例ではＭＯＳトランジスタとして平面チャネル型のト
ランジスタを用いた。しかし、平面チャネル型のトラン
ジスタを用いる構造に限らなし１゜ 本実施例のようなスタック型メモリセルにおいてはｌＭ
ＯＳトランジスタは一番下の層で形成され、次いで形成
されるＭＯＳキャパシタ等の形成の熱工程を全て（例え
ば９００℃４００分程度）受け程度このため凹型チャネ
ルＭＯ３＋−ランジスタを用いた例を示している。凹型
の溝の沿ってチャネルが存在し、溝の底部に実効チャネ
ル領域となるＰ型不純物層を選択的に形成している。こ
のとき溝の側面に不純物濃度の低いＰ−型層を設けると
ドレイン耐圧が上がる。このようにすると微細なメモリ
セルを実現できる。
以上、本発明の実施例は、その他、その主旨を逸脱しな
い範囲で種々変形して実施することができる。
い範囲で種々変形して実施することができる。
例えば、上記実施例ではワード線に多結晶シリコンを用
いた。そこで、低抵抗化のためにプレート電極−Ｆ層に
ＡＱを配設し、ワード線と所定間隔、例えば３２セル毎
にコンタク１−させてシャントするようにしてもよい。
いた。そこで、低抵抗化のためにプレート電極−Ｆ層に
ＡＱを配設し、ワード線と所定間隔、例えば３２セル毎
にコンタク１−させてシャントするようにしてもよい。
また、上述した実施例では層間絶縁膜８．１１はメルト
により平坦化したが、バイアススパッタ等により平坦に
被着してもよいし、特に平坦化を施さないで絶縁膜を形
成するようにしてもよい。
により平坦化したが、バイアススパッタ等により平坦に
被着してもよいし、特に平坦化を施さないで絶縁膜を形
成するようにしてもよい。
また、上記実施例では、ストレージ・ノード電極として
２層を用いたが、これに限定されるものではなく、スト
レージ・ノード電極を構成するのに３層、４層・・・、
ｎ層の構造を用いても良い。各層のス１−レージ・ノー
ド電極を互いに重ね合わせることにより、ストレージ・
ノード電極の面積を更に増加させることができ、蓄積電
荷量をメモリセルの微細化に対してキャパシタ絶縁膜を
薄くすることなく増加させることができる。
２層を用いたが、これに限定されるものではなく、スト
レージ・ノード電極を構成するのに３層、４層・・・、
ｎ層の構造を用いても良い。各層のス１−レージ・ノー
ド電極を互いに重ね合わせることにより、ストレージ・
ノード電極の面積を更に増加させることができ、蓄積電
荷量をメモリセルの微細化に対してキャパシタ絶縁膜を
薄くすることなく増加させることができる。
以上述べたように本発明によるスタックド・キャパシタ
・セル構造では、隣接するストレージ・ノード電極を別
の層で形成しているため、各ストレージ・ノード電極を
互いに重ね合わせることができるためメモリセルのサイ
ズに限定されることなく、各ストレージ・ノードの面積
を広げることができるため、キャパシタ絶縁膜を薄くす
ることなくキャパシタ容量を増大できるという効果があ
る。さらに、キャパシタ絶縁膜として高誘電体膜の適応
を変えた場合、膜形成後の熱工程は、できるだけ減らす
必要がある。本発明の構造においてはキャパシタ絶縁膜
形成後の工程はプレート電極の形成だけのため熱工程は
少なく、高誘電体膜への適応も容易である。またビット
線がストレージ・ノード電極の下部に形成される。従っ
て、ビット線加工時に存在する下地の段差はゲート電極
のみであるため加工が容易である。またプレート電極に
関しては、その下部にビット線が形成されているため、
ビット線コンタク１へのための窓明けが必要ない。よっ
て、メモリセル内においては本質的に加工の必要がない
。このように、ビット線コンタクトがすでに形成されて
いるためストレージ・ノード電極をビット線コンタクト
上にまで広げることができる。
・セル構造では、隣接するストレージ・ノード電極を別
の層で形成しているため、各ストレージ・ノード電極を
互いに重ね合わせることができるためメモリセルのサイ
ズに限定されることなく、各ストレージ・ノードの面積
を広げることができるため、キャパシタ絶縁膜を薄くす
ることなくキャパシタ容量を増大できるという効果があ
る。さらに、キャパシタ絶縁膜として高誘電体膜の適応
を変えた場合、膜形成後の熱工程は、できるだけ減らす
必要がある。本発明の構造においてはキャパシタ絶縁膜
形成後の工程はプレート電極の形成だけのため熱工程は
少なく、高誘電体膜への適応も容易である。またビット
線がストレージ・ノード電極の下部に形成される。従っ
て、ビット線加工時に存在する下地の段差はゲート電極
のみであるため加工が容易である。またプレート電極に
関しては、その下部にビット線が形成されているため、
ビット線コンタク１へのための窓明けが必要ない。よっ
て、メモリセル内においては本質的に加工の必要がない
。このように、ビット線コンタクトがすでに形成されて
いるためストレージ・ノード電極をビット線コンタクト
上にまで広げることができる。
第１図は本発明の一実施例のＤＲＡＭの隣接する４ビッ
ト分を示す図、第２図、第３図、第４図。 第５図、第６図、第７図、第８図、第９図はその製造工
程例を説明するための図、第１０図、第１１図。 第１２図、第１３図、第１４図、第１５図、第１６図は
他の実施例を説明するための図、第１７図は従来例を説
明する図である。 １．１０１・・・ｐ型Ｓｉ基板、 ２．２’、１０５・・・素子分離絶縁膜、３．１０９・
・・ゲート絶縁膜、４，１１０・・・ゲート電極、５．
１０７・・・ｎ型拡散層領域、 ６．８，１１１，１１．．１１１，１１６，１１９・・
・層間絶縁膜、６′・・・ゲート電極側面の層間絶縁膜
。 ７・・・ｐａｄｆ１１極、９，１１７・・・ビット線コ
ンタクト、１０．１１８・・・ビット線。 １２１．１２□、１１２・・・ストレージ・ノード・コ
ンタクト。 １３□、１３□１１３・・・ストレージ・ノード電極、
１５．１１４・・・キャパシタ絶縁膜、１６．１１５・
・・プレート電極、 １７．１０６・・・チャンネル・ストッパー不純物、１
１３′・・ストレージ・ノード電極の段差、１８・・・
酸化膜、 １９・・シリコン窒化膜、２０・・シリ
コン基板の溝。 代理人 弁理士 則 近 憲 佑 同 松 山 光 之 く− く」
ト分を示す図、第２図、第３図、第４図。 第５図、第６図、第７図、第８図、第９図はその製造工
程例を説明するための図、第１０図、第１１図。 第１２図、第１３図、第１４図、第１５図、第１６図は
他の実施例を説明するための図、第１７図は従来例を説
明する図である。 １．１０１・・・ｐ型Ｓｉ基板、 ２．２’、１０５・・・素子分離絶縁膜、３．１０９・
・・ゲート絶縁膜、４，１１０・・・ゲート電極、５．
１０７・・・ｎ型拡散層領域、 ６．８，１１１，１１．．１１１，１１６，１１９・・
・層間絶縁膜、６′・・・ゲート電極側面の層間絶縁膜
。 ７・・・ｐａｄｆ１１極、９，１１７・・・ビット線コ
ンタクト、１０．１１８・・・ビット線。 １２１．１２□、１１２・・・ストレージ・ノード・コ
ンタクト。 １３□、１３□１１３・・・ストレージ・ノード電極、
１５．１１４・・・キャパシタ絶縁膜、１６．１１５・
・・プレート電極、 １７．１０６・・・チャンネル・ストッパー不純物、１
１３′・・ストレージ・ノード電極の段差、１８・・・
酸化膜、 １９・・シリコン窒化膜、２０・・シリ
コン基板の溝。 代理人 弁理士 則 近 憲 佑 同 松 山 光 之 く− く」
Claims (9)
- （１）半導体基板に設けられた第１、第２のＭＯＳトラ
ンジスタと、この上に設けられた層間絶縁膜と、この層
間絶縁膜上に設けられ、前記第１のＭＯＳトランジスタ
のソース、ドレインいずれか一方の領域に層間絶縁膜に
形成された開口部を介して接続して設けられた第１の電
荷蓄積電極と、前記層間絶縁膜上に設けられ、前記第２
のＭＯＳトランジスタのソース、ドレインいずれか一方
の領域に前記層間絶縁膜に形成された開口部を介して接
続され、その少なくとも一部が前記第１の電荷蓄積電極
上に間隔をおいて重畳する第２の電荷蓄積電極と、前記
第１、第２の電荷蓄積電極表面を囲んで設けられたキャ
パシタ絶縁膜と、前記第１、第２の電荷蓄積電極上に設
けられると共に前記重畳部における第１、第２の電荷蓄
積電極対向間隙を埋める如く設けられたキャパシタ電極
とを備えた事を特徴とする半導体記憶装置。 - （２）基板上に第１、第２のＭＯＳトランジスタの組が
複数配列され、第１、第２の電荷蓄積電極は夫々市松状
に配置されていることを特徴とする請求項１記載の半導
体記憶装置。 - （３）前記第１の電荷蓄積電極の裏面に前記キャパシタ
電極が及んでいる事を特徴とする請求項１記載の半導体
記憶装置。 - （４）半導体基板に設けられた第１、第２のＭＯＳトラ
ンジスタと、この上に設けられた第１の層間絶縁膜と、
この層間絶縁膜上に設けられ前記第１、第２のＭＯＳト
ランジスタのソース、ドレインいずれか一方の領域に層
間絶縁膜に形成された開口部を介して接続して設けられ
たビット線と、この上に設けられた第２の層間絶縁膜と
、この第２の層間絶縁膜上に設けられ、前記第１のＭＯ
Ｓトランジスタのソース、ドレインの他方の領域に第１
、第２の層間絶縁膜に形成された開口部を介して接続し
て設けられた第１の電荷蓄積電極と、前記第２の層間絶
縁膜上に設けられ、前記第２のＭＯＳトランジスタのソ
ース、ドレインの他方の領域に前記第１、第２の層間絶
縁膜に形成された開口部を介して接続され、その少なく
とも一部が前記第１の電荷蓄積領域上に間隔をおいて重
畳する第２の電荷蓄積電極と、前記第１、第２の電荷蓄
積電極表面を囲んで設けられたキャパシタ絶縁膜と、前
記第１、第２の電荷蓄積電極上に設けられると共に前記
重畳部における第１、第２の電荷蓄積電極対向間隙を埋
める如く設けられたキャパシタ電極とを備えた事を特徴
とする半導体記憶装置。 - （５）ビット線、第１、第２の電荷蓄積電極がパッド電
極を介して第１、第２のＭＯＳトランジスタのソース、
ドレインに接続されてなる事を特徴とする請求項４記載
の半導体記憶装置。 - （６）ビット線は素子分離領域に前記ＭＯＳトランジス
タのゲート電極よりなるワード線と直交する方向に配設
されている事を特徴とする請求項４記載の半導体記憶装
置。 - （７）素子分離領域に延在するパッド電極を介してビッ
ト線が前記ＭＯＳトランジスタのソース、ドレインの一
方の領域に接続されていることを特徴とする請求項４記
載の半導体記憶装置。 - （８）前記ＭＯＳトランジスタのソース、ドレインの一
方の領域がワード線の配設方向に延在し、この延在領域
にビット線が接続されている事を特徴とする請求項４記
載の半導体記憶装置。 - （９）半導体基板に第１、第２のＭＯＳトランジスタを
形成する工程と、この上に層間絶縁膜を形成する工程と
、この層間絶縁膜に開口部を形成し第１のＭＯＳトラン
ジスタのソース、ドレインいずれか一方の領域に接続す
る第１の電荷蓄積電極を設ける工程と、この表面にスペ
ーサ膜を形成する工程と、このスペーサ膜及び前記層間
絶縁膜に開口部を形成し第２のＭＯＳトランジスタのソ
ース、ドレインいずれか一方の領域に接続し、その少な
くとも一部が前記第１の電荷蓄積電極に重畳する第２の
電荷蓄積電極を形成する工程と、等方性エッチングを行
なって前記スペーサ膜を除去する工程と、前記第１、第
２の電荷蓄積電極表面を囲んでキャパシタ絶縁膜を形成
する工程と、気相成長法により前記重畳部における第１
、第２の電荷蓄積電極対向間隙を埋める如く前記第１、
第２の電荷蓄積電極表面にキャパシタ電極を形成する工
程とを備えた事を特徴とする半導体記憶装置の製造方法
。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63243871A JPH0294471A (ja) | 1988-09-30 | 1988-09-30 | 半導体記憶装置およびその製造方法 |
| DE3929129A DE3929129A1 (de) | 1988-09-30 | 1989-09-01 | Dynamischer speicher mit wahlfreiem zugriff (ram),und verfahren zur herstellung desselben |
| KR1019890014127A KR920010462B1 (ko) | 1988-09-30 | 1989-09-30 | 다이내믹 ram 및 그 제조방법 |
| US07/636,556 US5138412A (en) | 1988-09-30 | 1991-01-07 | Dynamic ram, having an improved large capacitance |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63243871A JPH0294471A (ja) | 1988-09-30 | 1988-09-30 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0294471A true JPH0294471A (ja) | 1990-04-05 |
Family
ID=17110218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63243871A Pending JPH0294471A (ja) | 1988-09-30 | 1988-09-30 | 半導体記憶装置およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5138412A (ja) |
| JP (1) | JPH0294471A (ja) |
| KR (1) | KR920010462B1 (ja) |
| DE (1) | DE3929129A1 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6521937B1 (en) | 1999-09-02 | 2003-02-18 | Mitsubishi Denki Kabushiki Kaisha | Memory cell device including overlapping capacitors |
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- 1988-09-30 JP JP63243871A patent/JPH0294471A/ja active Pending
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1989
- 1989-09-01 DE DE3929129A patent/DE3929129A1/de active Granted
- 1989-09-30 KR KR1019890014127A patent/KR920010462B1/ko not_active IP Right Cessation
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1991
- 1991-01-07 US US07/636,556 patent/US5138412A/en not_active Expired - Lifetime
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