JPS6395657A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6395657A JPS6395657A JP61241653A JP24165386A JPS6395657A JP S6395657 A JPS6395657 A JP S6395657A JP 61241653 A JP61241653 A JP 61241653A JP 24165386 A JP24165386 A JP 24165386A JP S6395657 A JPS6395657 A JP S6395657A
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- memory cell
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/33—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor extending under the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/373—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate the capacitor extending under or around the transistor
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、１つのトランジスタと１つの容量部とから成
るグイナミソク型メモリに関し、特にそのメモリセル容
量に関するものである。
るグイナミソク型メモリに関し、特にそのメモリセル容
量に関するものである。
第４図〜第６図は、従来のグイナミソク型メモリセルの
平面図と断面図と等価回路図である。第４図〜第６図に
おいて、１はｐ型の（１００）を主軸とするシリコン基
板、２は膜ＩＷ ０ 、５〜０．７μｍに設定された素
子分離用のシリコン酸化膜、３は２００〜４００人に設
定されたゲート酸化膜、４は燐を高濃度にドープした多
結晶シリコンによる電極、５は同じく燐をドープした多
結晶シリコンによるゲート電極、６はｎ型の不純物たと
えば砒素を拡散させた深さ０．３５〜０．４μｍの低抵
抗拡散層、７はｎ型の不純物を中濃度に拡散させた拡散
層であり、ゲート電極５とゲート酸化膜３と低抵抗拡散
層６と拡散層７とは絶縁ゲート型電界効果トランジスタ
９ （以下「スイッチングトランジスタ９」という）を
構成し、拡散層７と電極４とゲート酸化膜３は電荷蓄積
のための容量部１０を構成する。８はｐ型の拡散層であ
り、拡散層７との間でｐｎ接合を形成し、拡散層７から
逆方向電界がかけられた際に空乏領域が深く延びないよ
うにしている。この拡ｌｉｔ層７と８による容量も電荷
蓄積に寄与している。
平面図と断面図と等価回路図である。第４図〜第６図に
おいて、１はｐ型の（１００）を主軸とするシリコン基
板、２は膜ＩＷ ０ 、５〜０．７μｍに設定された素
子分離用のシリコン酸化膜、３は２００〜４００人に設
定されたゲート酸化膜、４は燐を高濃度にドープした多
結晶シリコンによる電極、５は同じく燐をドープした多
結晶シリコンによるゲート電極、６はｎ型の不純物たと
えば砒素を拡散させた深さ０．３５〜０．４μｍの低抵
抗拡散層、７はｎ型の不純物を中濃度に拡散させた拡散
層であり、ゲート電極５とゲート酸化膜３と低抵抗拡散
層６と拡散層７とは絶縁ゲート型電界効果トランジスタ
９ （以下「スイッチングトランジスタ９」という）を
構成し、拡散層７と電極４とゲート酸化膜３は電荷蓄積
のための容量部１０を構成する。８はｐ型の拡散層であ
り、拡散層７との間でｐｎ接合を形成し、拡散層７から
逆方向電界がかけられた際に空乏領域が深く延びないよ
うにしている。この拡ｌｉｔ層７と８による容量も電荷
蓄積に寄与している。
次に、このように構成された半導体記憶装置の動作につ
いて説明する。拡散層６が高い電位に保たれた状態でゲ
ート電極５にしきい値電圧以上の電圧がかけられると、
上記スイッチングトランジスタ９が導通して、拡散層７
の電位が上界する。
いて説明する。拡散層６が高い電位に保たれた状態でゲ
ート電極５にしきい値電圧以上の電圧がかけられると、
上記スイッチングトランジスタ９が導通して、拡散層７
の電位が上界する。
このとき、基板１と電極４が接地されていれば、この拡
散層７の電位は、拡散層７と８の接合およびゲート酸化
膜３を挟んだ電極４と拡散層７の容量部１０に電荷を蓄
積させる形で保持される。次に拡散層６を接地電位まで
落とした上でスイッチングトランジスタ９を導通させる
と、ゲート酸化膜３に保持された電荷が拡散層６に広が
り、拡散層７の電位は適当な値まで低下する。これを検
知して、保持していた情報が高電位ｒＨＪか低電位ｒＬ
Ｊかを決定するのがダイナミック形メモリの原理である
。従って、容量部となるゲート酸化膜３の面積が微細化
によって減少するに従って容量値は低下し、ｒＨＪ、ｒ
ＬＪの判定は急速に困難になってくる。最小設計寸法が
１．２μｍ程度の場合、メモリセル面積は２０〜３０μ
ｍ２が確保され、第５図の構造がメモリセルとして使用
可能であったが、最小寸法が０．８μｍ以下の場合、メ
モリセル面積も１０μｍ２以下となり、容量値を増すた
めには構造上の工夫が必要である。
散層７の電位は、拡散層７と８の接合およびゲート酸化
膜３を挟んだ電極４と拡散層７の容量部１０に電荷を蓄
積させる形で保持される。次に拡散層６を接地電位まで
落とした上でスイッチングトランジスタ９を導通させる
と、ゲート酸化膜３に保持された電荷が拡散層６に広が
り、拡散層７の電位は適当な値まで低下する。これを検
知して、保持していた情報が高電位ｒＨＪか低電位ｒＬ
Ｊかを決定するのがダイナミック形メモリの原理である
。従って、容量部となるゲート酸化膜３の面積が微細化
によって減少するに従って容量値は低下し、ｒＨＪ、ｒ
ＬＪの判定は急速に困難になってくる。最小設計寸法が
１．２μｍ程度の場合、メモリセル面積は２０〜３０μ
ｍ２が確保され、第５図の構造がメモリセルとして使用
可能であったが、最小寸法が０．８μｍ以下の場合、メ
モリセル面積も１０μｍ２以下となり、容量値を増すた
めには構造上の工夫が必要である。
第７図、第８図はこの構造上の工夫の一例を示すもので
、メモリセル領域に穴を掘り、その壁面をゲート酸化膜
として容量増大を図るトレンチ構造メモリセルである。
、メモリセル領域に穴を掘り、その壁面をゲート酸化膜
として容量増大を図るトレンチ構造メモリセルである。
この構造は穴の深さで容量値を増すことができ、微細化
に通していると言える。なお、第７図、第８図において
第４図、第５図と同一部分又は相当部分には同一符号が
付しである。
に通していると言える。なお、第７図、第８図において
第４図、第５図と同一部分又は相当部分には同一符号が
付しである。
しかし、第７図、第８図に示す構造においては、穴のコ
ーナ部などで酸化膜の耐圧が低下するなど信頼性上の問
題が残されており、いくらでも深く微細な穴を形成でき
るわけではない。
ーナ部などで酸化膜の耐圧が低下するなど信頼性上の問
題が残されており、いくらでも深く微細な穴を形成でき
るわけではない。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、微細構造において必要な容量値
を確保できる半導体記憶装置を得ることにある。
の目的とするところは、微細構造において必要な容量値
を確保できる半導体記憶装置を得ることにある。
このような目的を達成するために本発明は、半導体裁板
上に形成された絶縁ゲート型電界効果トランジスタと、
絶縁体を導電体で挟んで形成した容量部とを有する半導
体記憶装置において、隣接する少なくとも２個以上のメ
モリセル領域にわたって絶縁体と導電体を積層し上記メ
モリセル領域に容量部を形成するようにしたものである
。
上に形成された絶縁ゲート型電界効果トランジスタと、
絶縁体を導電体で挟んで形成した容量部とを有する半導
体記憶装置において、隣接する少なくとも２個以上のメ
モリセル領域にわたって絶縁体と導電体を積層し上記メ
モリセル領域に容量部を形成するようにしたものである
。
本発明においては、動作マージンの大きなメモリセルを
得ることができる。
得ることができる。
本発明に係わる半導体記憶装置の一実施例を第１図、第
２図に示す。第１図は４個分のメモリセルの平面図、第
２図は第１図のｎ−ｎ線断面図である。第２図において
は、２個分のメモリセルが示されている。第２図におい
て、ｌはｎ型の（１００）シリコン４＋＆、３は薄いゲ
ート酸化膜で、ゲート酸化膜３と不純物をドープした低
抵抗多結晶シリコン層１１とは基板１内でメモリセルＭ
１の容量部を形成している。この上部に低抵抗多結晶シ
リコン層１２が絶縁層１３を介して形成されている。多
結晶シリコン層１２は貫通孔１４で基板１に接触し、基
板１と同電位となっている。次に、この上部には高品質
の薄いゲート酸化膜１５が形成され、さらに不純物をド
ープした多結晶シリコン層１６と低抵抗多結晶シリコン
層１２に挟まれたメモリセルＭ２の容量部を形成してい
る。
２図に示す。第１図は４個分のメモリセルの平面図、第
２図は第１図のｎ−ｎ線断面図である。第２図において
は、２個分のメモリセルが示されている。第２図におい
て、ｌはｎ型の（１００）シリコン４＋＆、３は薄いゲ
ート酸化膜で、ゲート酸化膜３と不純物をドープした低
抵抗多結晶シリコン層１１とは基板１内でメモリセルＭ
１の容量部を形成している。この上部に低抵抗多結晶シ
リコン層１２が絶縁層１３を介して形成されている。多
結晶シリコン層１２は貫通孔１４で基板１に接触し、基
板１と同電位となっている。次に、この上部には高品質
の薄いゲート酸化膜１５が形成され、さらに不純物をド
ープした多結晶シリコン層１６と低抵抗多結晶シリコン
層１２に挟まれたメモリセルＭ２の容量部を形成してい
る。
このように、それぞれ積層化することによって、容量部
は、メモリセルＭｌ、Ｍ２の領域を共有し、メモリセル
１個分の面積に比べ、容量値は２倍となっている。この
容量部上には厚い絶縁層１７が設けられ、表面を平坦化
した後、スイッチングトランジスタが設けられている。
は、メモリセルＭｌ、Ｍ２の領域を共有し、メモリセル
１個分の面積に比べ、容量値は２倍となっている。この
容量部上には厚い絶縁層１７が設けられ、表面を平坦化
した後、スイッチングトランジスタが設けられている。
スイッチングトランジスタは多結晶シリコン又は非晶質
シリコンをＳ ＯＩ （Ｓｉｌｉｃｏｎ ｏｎ Ｉｎ
５ｕｌａｔ−ｏｒ）技術によって単結晶化したシリコン
層に設けられ、従来のものと同じく、不純物拡散領域（
ソース、ドレイン）１８とゲート電極１９とゲート酸化
膜２０とから構成され、微細な貫通孔２１によって不純
物拡散領域１８の領域から下層の容量部の低抵抗多結晶
シリコン層１１へ接続されている。メモリセルＭ２につ
いても同様であり、さらにこれらメモリセルを第１図に
示すワードライン２２、ビットライン２３で接続して配
列し、これによりメモリセルは記憶素子として機能する
のである。なお、第２図において、２４は高融点金属シ
リサイド配線である。
シリコンをＳ ＯＩ （Ｓｉｌｉｃｏｎ ｏｎ Ｉｎ
５ｕｌａｔ−ｏｒ）技術によって単結晶化したシリコン
層に設けられ、従来のものと同じく、不純物拡散領域（
ソース、ドレイン）１８とゲート電極１９とゲート酸化
膜２０とから構成され、微細な貫通孔２１によって不純
物拡散領域１８の領域から下層の容量部の低抵抗多結晶
シリコン層１１へ接続されている。メモリセルＭ２につ
いても同様であり、さらにこれらメモリセルを第１図に
示すワードライン２２、ビットライン２３で接続して配
列し、これによりメモリセルは記憶素子として機能する
のである。なお、第２図において、２４は高融点金属シ
リサイド配線である。
本実施例の構造をとることによって、１個のメモリセル
は、容量部の容量値については２個分の値を持つことが
でき、微細化に伴う蓄積電荷の減少による動作マージン
の低下を防ぐことが可能になる。
は、容量部の容量値については２個分の値を持つことが
でき、微細化に伴う蓄積電荷の減少による動作マージン
の低下を防ぐことが可能になる。
上記実施例では２個のメモリセル領域を共有する場合を
示したが、４個又は６個というように２個以上のメモリ
セル領域を共有するようにすれば、より大面積の容量部
が形成でき、大きな容量値を得ることができる。また第
３図に示すように、基板ｌに溝を掘り側面積を利用して
容量値を増す方法と併用すれば、さらに効果が上がるこ
とは言うまでもない。なお、第３図において第２図と同
一部分又は相当部分には同一符号が付しである。
示したが、４個又は６個というように２個以上のメモリ
セル領域を共有するようにすれば、より大面積の容量部
が形成でき、大きな容量値を得ることができる。また第
３図に示すように、基板ｌに溝を掘り側面積を利用して
容量値を増す方法と併用すれば、さらに効果が上がるこ
とは言うまでもない。なお、第３図において第２図と同
一部分又は相当部分には同一符号が付しである。
以上説明したように本発明は、隣接する少な（とも２個
以上のメモリセル領域にわたって絶縁体と導電体を積層
しメモリセル領域に積層構造の容量部を形成したことに
より、容量部に必要な面積を確保できるので、容量部の
容量値が減少することを防止でき、微細構造であっても
信頼性の高い動作マージンの大きなメモリセルを得るこ
とができる効果がある。
以上のメモリセル領域にわたって絶縁体と導電体を積層
しメモリセル領域に積層構造の容量部を形成したことに
より、容量部に必要な面積を確保できるので、容量部の
容量値が減少することを防止でき、微細構造であっても
信頼性の高い動作マージンの大きなメモリセルを得るこ
とができる効果がある。
第１図は本発明に係わる半導体記１．α装置の一実施例
を示す平面図、第２図は第１図のｎ −ｎ線断面図、第
３図は他の実施例を示す断面図、第４図、第５図および
第６図は従来の半導体記憶装置を示す平面図、断面図お
よび等価回路図、第７図および第８図は従来の他の半導
体記憶装置を示す平面図および断面図である。 １・・・シリコン基板、３，１５．２０・・・ゲート酸
化膜、１１．１２・・・低抵抗多結晶シリコン層、１３
．１７・・・絶縁層、１４．２１・・・貫通孔、１６・
・・多結晶シリコン層、１８・・・不純物拡散領域、１
９・・・ケート電極、２２・・・ワードライン、２３・
・・ビットライン、２４・・・高融点金属シリサイド配
線。
を示す平面図、第２図は第１図のｎ −ｎ線断面図、第
３図は他の実施例を示す断面図、第４図、第５図および
第６図は従来の半導体記憶装置を示す平面図、断面図お
よび等価回路図、第７図および第８図は従来の他の半導
体記憶装置を示す平面図および断面図である。 １・・・シリコン基板、３，１５．２０・・・ゲート酸
化膜、１１．１２・・・低抵抗多結晶シリコン層、１３
．１７・・・絶縁層、１４．２１・・・貫通孔、１６・
・・多結晶シリコン層、１８・・・不純物拡散領域、１
９・・・ケート電極、２２・・・ワードライン、２３・
・・ビットライン、２４・・・高融点金属シリサイド配
線。
Claims (1)
- 半導体基板上に形成された絶縁ゲート型電界効果トラ
ンジスタと、絶縁体を導電体で挟んで形成した容量部と
を有する複数のメモリセルから成る半導体記憶装置にお
いて、隣接する少なくとも２個以上のメモリセル領域に
わたって絶縁体と導電体を積層し前記メモリセル領域に
前記容量部を形成したことを特徴とする半導体記憶装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61241653A JPS6395657A (ja) | 1986-10-09 | 1986-10-09 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61241653A JPS6395657A (ja) | 1986-10-09 | 1986-10-09 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6395657A true JPS6395657A (ja) | 1988-04-26 |
Family
ID=17077517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61241653A Pending JPS6395657A (ja) | 1986-10-09 | 1986-10-09 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6395657A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0296368A (ja) * | 1988-09-30 | 1990-04-09 | Ricoh Co Ltd | 半導体メモリ装置 |
| JPH02188955A (ja) * | 1989-01-17 | 1990-07-25 | Sanyo Electric Co Ltd | 半導体記憶装置及びその製造方法 |
| US5138412A (en) * | 1988-09-30 | 1992-08-11 | Kabushiki Kaisha Toshiba | Dynamic ram, having an improved large capacitance |
| FR2819341A1 (fr) * | 2001-01-11 | 2002-07-12 | St Microelectronics Sa | Procede d'integration d'une cellule dram |
-
1986
- 1986-10-09 JP JP61241653A patent/JPS6395657A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0296368A (ja) * | 1988-09-30 | 1990-04-09 | Ricoh Co Ltd | 半導体メモリ装置 |
| US5138412A (en) * | 1988-09-30 | 1992-08-11 | Kabushiki Kaisha Toshiba | Dynamic ram, having an improved large capacitance |
| JPH02188955A (ja) * | 1989-01-17 | 1990-07-25 | Sanyo Electric Co Ltd | 半導体記憶装置及びその製造方法 |
| FR2819341A1 (fr) * | 2001-01-11 | 2002-07-12 | St Microelectronics Sa | Procede d'integration d'une cellule dram |
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