FR2819341A1 - Procede d'integration d'une cellule dram - Google Patents
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Abstract
L'invention concerne un procédé de réalisation d'une cellule mémoire de type DRAM, caractérisé en ce qu'il comprend les étapes suivantes consistant à faire croître par épitaxie à partir d'un substrat de silicium (6) des couches de silicium germanium (7) et des couches de silicium (8), à superposer une première couche de silicium dopé N+ (9) et une deuxième couche de silicium dopé P (10), à réaliser un transistor (11) sur le substrat ainsi obtenu (6, 7, 8, 9 et 10), à graver une tranchée (15) dans le prolongement du transistor (11) de façon à libérer un accès aux couches de silicium germanium (7), à graver sélectivement les couches de silicium germanium (7) par rapport aux couches de silicium (8) sur une profondeur déterminée (d) pour former des cavités latérales (7'), et à réaliser une capacité dans la tranchée (15) et les cavités latérales (7') ainsi obtenues.
Description
PROCEDE D'INTEGRATION D'UNE CELLULE DRAM
La présente invention concerne un procédé de réalisation d'une cellule mémoire DRAM, acronyme pour l'expression anglo-saxonne: " Dynamic Random Access
Memory ", visant à optimiser sa capacité d'intégration.
L'invention se situe donc plus particulièrement dans le domaine des architectures des cellules de
mémoire DRAM.
Chaque cellule d'une mémoire DRAM est un condensateur constitué par une des capacités naturelle de la structure d'un transistor de type MOS et affecté de fuites comme tout condensateur. Ainsi, l'information contenue dans chaque cellule contenant un binaire " 1 " doit être régénérée périodiquement pour ne pas disparaître. Actuellement, les mémoires DRAM font l'objet d'une course à l'intégration. Ainsi, on cherche à augmenter le nombre de cellules mémoire réalisées par unité de surface dans le substrat d'un circuit intégré monolithique. Dans cette course à l'intégration, deux architectures prédominantes de mémoire DRAM se distinguent. Tout d'abord, l'architecture la plus courante chez les fabricants de semi-conducteurs concerne les cellules o la capacité est enterrée sous le transistor. La capacité est donc formée dans un premier temps dans une tranchée du semi-conducteur et le
transistor est réalisé après la capacité.
La volonté d'améliorer la densité d'intégration conduit à l'utilisation de composants de plus en plus petits, ce qui fait qu'il faut augmenter l'aspect ratio de la capacité de façon à garder une surface constante et ainsi une capacité de charge équivalente. En effet, la quantité de charge stockée dans une capacité est proportionnelle à la surface. Or, dans ce type d'architecture " en tranchée " de l'art antérieur o la capacité est enterrée sous le transistor, le seul moyen d'augmenter la surface de la capacité, donc la quantité de charges stockée est d'augmenter la profondeur de la capacité. Le gain en surface de la capacité se fait
donc dans une tranchée.
Le principal inconvénient de cette architecture est alors l'aspect ratio de la structure de la cellule de la mémoire lorsque le but à atteindre est d'augmenter la densité d'intégration et que, par conséquent, des composants de plus en plus petits sont utilisés. Notamment, dans le cas de la haute intégration, o des transistors en technologie 0,1 gm (micromètre) sont mis en oeuvre, les profondeurs de tranchées nécessaires afin de garder une capacité totale équivalente de 30 fF (femtofarrad), soit la capacité nécessaire pour que la cellule fonctionne correctement, dépasseraient alors la dizaine de micromètres. Ce qui donne un rapport de 100 par rapport
à la taille du transistor.
Or, une telle profondeur de tranchée constitue une véritable barrière technologique. Une gravure droite sur plusieurs micromètres est en effet extrêmement difficile à réaliser. La complexité des étapes technologiques à mettre en oeuvre est donc un frein pour améliorer la densité d'intégration dans ce
type d'architecture o la capacité est enterrée.
De plus, ce type d'architecture o la capacité est enterrée sous le transistor ne permet pas l'intégration de matériaux diélectriques à haute permittivité dans la capacité, tel que du pentoxyde de tantale Ta205 par exemple. En effet, la capacité étant formée avant le transistor, lors de la réalisation de ce dernier, l'étape de recuit permettant d'activer les dopants des zones source et drain du transistor vient fortement dégrader les propriétés diélectriques du pentoxyde de tantale. Le bilan thermique du transistor empêche donc l'intégration de diélectriques à haute permittivité dans ce type d'architecture. Un second type d'architecture connue concerne les cellules dites " superposées ", o la capacité est
cette fois-ci formée après le transistor.
La figure 1 montre justement une telle architecture de cellule DRAM o une capacité 1 est formée au-dessus d'un transistor 2. Le transistor 2 comprend une grille 2g ainsi qu'une zone source et drain, respectivement 2s et 2d. Le contact entre le transistor 2 et la capacité 1 s'opére par
l'intermédiaire d'un plot de contact de la capacité 3.
Un autre plot de contact 4 permet de faire le contact
entre une première ligne de bit 5 et le transistor 2.
Ainsi, quand la grille 2g est alimentée, c'est-à-dire que le transistor est passant, le courant amené par le plot de contact 4 passe à travers les zones source et
drain 2s et 2d et vient charger la capacité.
Or, dans le cas de cette architecture, lorsqu'on cherche à augmenter la densité d'intégration, la réalisation du contact 4 de la ligne de bit 5 devient problématique. En effet, la capacité 1 doit être intégrée sous la ligne de métallisation tout en gardant
un écartement de F par rapport au plot de contact 4.
Ainsi, lorsqu'une photo est faite pour réaliser les contacts, il faut respecter une distance minimum entre la capacité et le plot de contact. Cette contrainte limite la taille de la cellule à une longueur minimale dans le cas o l'on souhaite obtenir une surface de capacité suffisante. Dans le cas idéal o la longeur de la cellule est réduite à 4F, comme sur l'exemple de la figure 1, les contacts 3 des capacités doivent être autoalignés avec les transistors. Or, la technologie permettant de mettre en oeuvre des contacts autoalignés est extrêmement complexe, difficilement maîtrisée et
donc coûteuse.
Ainsi, dans cette architecture de type " superposée ", l'aspect ratio de la capacité est toujours dominant et malgré l'emploi diélectriques à haute permittivité, les contraintes pour aboutir à une bonne densité d'intégration sont importantes, notamment en ce qui concerne les marges à respecter lors de la photo pour réaliser le contact de la capacité. Cette architecture est donc limitée par son encombrement, même si, la capacité étant réalisée après le transistor et ne subissant donc pas d'étape de recuit, elle permet l'utilisation de matériaux à constante diélectrique élevée tel le pentoxyde de tantale pour remplacer le
dioxyde de silicium comme isolant de la capacité.
Aussi, le but que se propose d'atteindre l'invention est de proposer une nouvelle architecture de cellule DRAM qui reste compatible avec l'utilisation de diélectriques à haute permittivité pour la capacité et qui permet d'optimiser la densité d'intégration c'est à dire le nombre de cellules sur une surface donnée tout en palliant les problèmes technologiques limitant l'intégration des architectures de l'art antérieur. A cet effet, l'architecture de la cellule DRAM selon l'invention permet un développement latéral de la capacité, offrant ainsi un gain en surface important ce qui limite l'aspect ratio par rapport à la taille de la cellule. Pour ce faire, l'invention propose une architecture o la capacité est de type enterré, o les problèmes d'alignement avec les contacts ne se posent donc pas, mais o la capacité est réalisée après le transistor contrairement aux architectures de ce type de l'art antérieur. Cette caractéristique permet ainsi l'intégration de matériaux isolant à haute permittivité
pour former le diélectrique de la capacité.
La structure de la cellule DRAM selon l'invention se singularise donc par une capacité réalisée en tranchée après la réalisation du transistor et offrant de plus un développement latéral de sa surface dans le substrat de silicium. Cette structure particulière de capacité en tranchée nécessite donc une gravure de tranchée nettement moins profonde que dans la structure en tranchée de l'art antérieur pour obtenir la surface
désirée de capacité.
De façon avantageuse, le développement latéral de la capacité est mis en oeuvre en faisant usage de la sélectivité de gravure entre le silicium germanium SiGe et le silicium Si. La présente invention met ainsi en oeuvre le principe de la technologie SON, acronyme pour l'expression anglo-saxonne " Silicon On Nothing " développée dans le brevet français 99 03470 auquel le lecteur pourra se rapporter pour de plus amples informations. Cette technologie a été développée pour réaliser un transistor isolé du substrat par un isolant mais n'a jamais été appliquée à la réalisation de
capacité dans une cellule DRAM.
L'invention concerne donc un procédé de réalisation d'une cellule mémoire de type DRAM caractérisé en ce qu'il comprend les étapes suivantes consistant à: a- faire croître par épitaxie à partir d'un substrat de silicium (6) des couches de silicium germanium (7) et des couches de silicium (8), b- superposer une première couche de silicium dopé N+ (9) et une deuxième couche de silicium dopé P (10); c- réaliser un transistor (11) sur le substrat ainsi obtenu (6, 7, 8, 9 et 10) comprenant une grille (11g), une zone source (11s), une zone drain (11d) et des espaceurs (11e, 11e'), un masque dur (13) étant prévu pour recouvrir la grille (11g) dudit transistor
(11);
d- graver une tranchée (15) dans le prolongement du transistor (11) de façon à libérer un accès aux couches de silicium germanium (7); e- graver sélectivement les couches de silicium germanium (7) par rapport aux couches de silicium (8) sur une profondeur déterminée (d) de façon à former des cavités latérales (7'); f- réaliser une capacité dans la tranchée (15)
et les cavités latérales (7').
Les caractéristiques et avantages de l'invention
seront mieux comprises à la lecture de la description
suivante d'une exemple de réalisation en référence aux figures suivantes dans lesquelles: - la figure 1 est un schéma illustrant une architecture de cellule DRAM dite " superposée ", selon l'art antérieur; - les figures 2 à 8 sont des schémas illustrant les étapes du procédé de réalisation d'une cellule DRAM selon l'invention; - la figure 9 montre une vue de dessus d'un dispositif de cellules DRAM selon un mode de réalisation particulier de l'invention; - la figure 10 montre une coupe transversale du dispositif de la figure 9, et -la figure 11 illustre les étapes technologiques particulières pour mettre en oeuvre le mode de réalisation particulier du
procédé selon l'invention.
La figure 2 illustre donc le démarrage du procédé selon la présente invention. Le procédé démarre à partir d'un substrat de silicium 6 sur lequel on fait croître par épitaxie des couches de silicium germanium SiGe 7 et des couches de silicium 8 d'épaisseur très bien contrôlée, par exemple 30 nm (nanomètres). Deux épitaxies plus épaisses de silicium, dopé in situ, sont alors réalisée: une première couche 9 de type N+ d'épaisseur égale à 200 nm par exemple, et une deuxième couche 10 de type P d'épaisseur égale à 400 nm par
exemple.
Sur l'exemple de la figure 2, le nombre de couches de silicium germanium SiGe 7 est limité à trois, mais les techniques d'épitaxie permettent de ne pas fixer de limites à ce nombre qui doit donc ne pas être interprété comme une limitation de la portée de l'invention. Il faut comprendre un nombre de couches de
SiGe au moins égal à un.
Cet empilement de couches ainsi obtenu, respectivement 6, 7, 8, 9 et 10 sert alors de substrat de base pour la réalisation du transistor 11, voir figure 3. L'enchaînement des étapes pour la réalisation du transistor permettant d'aboutir à la structure
montrée en figure 3 s'opère de façon classique.
Notamment des tranchées d'isolation 12 sont prévues pour isoler les cellules les unes des autres de façon à ce qu'il n'y ait pas d'effets électriques parasites d'un transistor sur son voisin. La profondeur des tranchées d'isolation 12 doit cependant être limité à 450 nm dans notre exemple pour ne pas venir pénétrer dans les couches de silicium germanium SiGe 7. Le transistor 11 comprend une grille llg, une zone source et drain, respectivement Ils et lld, réalisées par implantation de dopants type N+ dans le silicium, et des espaceurs lle et l1e'. Des préimplantation en surface de dopants type N sont également prévues, respectivement sous chaque espaceur, côté source et côté drain, du transistor. Ces extensions, côté source et drain, permettent d'assurer une implantation jusque
sous la grille de transistor 11.
De plus, une particularité de l'invention consiste à déposer un masque dur 13 de type SION sur la grille du transistor. Ce masque dur 13 recouvre la grille llg de façon à protéger celle-ci pendant l'étape suivante de gravure de la tranchée o est réalisée la capacité, exposée ci-dessous en référence aux figures 4 et 5. La figure 4 illustre une étape de lithographie dont le but est d'ouvrir une fenêtre à travers une couche de protection. Cette étape consiste donc à déposer une couche 14 de résine protectrice sur le transistor 11. Cette couche 14 est ajoutée en plus du masque dur 13 pour renforcer la protection du
transistor 11 et permet ainsi de sécuriser le procédé.
En effet, comme montré à la figure 5, une gravure de type tranchée est alors réalisée dans le silicium de façon autoalignée avec l'espaceur 1le de façon à libérer un accès aux couches de silicium germanium SiGe 7 enterrées. Puis, la couche de résine protectrice 14 protégeant le transistor est retirée. Une tranchée 15, peu profonde, est ainsi obtenue dans le prolongement du transistor 11 et fournit un accès aux couches de silicium germanium 7. L'intérêt de ces couches de silicium germanium est qu'il existe des procédés pour graver sélectivement le silicium germanium par rapport
au silicium.
Ainsi, comme montré à la figure 6, un procédé de type gravure humide sélective ou attaque plasma isotropique permet de retirer sélectivement le silicium germanium des couches de silicium germanium 7 sur une profondeur déterminée d, sans toucher aux couches de silicium 8, formant ainsi des cavités latérales 7' pour
la capacité.
La profondeur d est contrôlée par le temps de gravure du procédé de retrait sélectif du silicium germanium. Dès lors que les couches de silicium germanium 7 ont été gravées sélectivement par rapport aux couches de silicium, il reste à réaliser la capacité dans la tranchée 15 et les cavités latérales 7'. L'étape de réalisation de la capacité est illustrée aux figures 7
et 8 et comprend plusieurs sous-étapes.
Ainsi, la capacité peut être réalisée de façon classique, consistant à déposer une couche très fine
d'oxyde avant de remplir avec du polysilicium.
L'isolant de la capacité peut aussi être réalisée par un dépôt de diélectrique à haute permittivité de type Ta205. En effet, le transistor étant alors complètement terminé à ce stade du procédé, la capacité n'a pas à
subir le bilan thermique de celui-ci.
Ainsi, le dépôt d'oxyde 16 de la capacité est réalisée par oxydation sèche. Comme expliqué ci-dessus, un dépôt de diélectrique à haute permittivité 16' peut
également être mis en oeuvre à la place de l'oxyde.
L'oxyde 16 (ou le diélectrique à haute permittivité 16') est déposé sur toute la surface intérieure de la
tranchée 15 et des cavités latérales 7'.
Puis, du polysilicium dopé N+ 17 est introduit dans la tranchée 15 et vient remplir les cavités latérales 7'. De façon avantageuse, le dépôt de polysilicium est réalisé par épitaxie dopée in situ N+ de façon à contrôler parfaitement la hauteur du polysilicium dans la tranchée 15. La hauteur du polysilicium est alors déterminée par l'épaisseur du polysilicium déposé et par un retrait contrôlé en faisant en sorte de ne pas remplir l'extrémité
supérieure de la tranchée 15.
Le polysilicium 17 est donc introduit dans la tranchée 15, mais pas jusqu'en haut de celle-ci, comme montrée à la figure 7. On vient alors retirer la couche d'oxyde isolant 16 (ou le diélectrique à haute permittivité) située dans l'extrémité supérieure de la tranchée 15 non entièrement remplie par le polysilicium qui empêche la conduction entre le transistor et la capacité. Le remplissage de la tranchée 15 est alors complétée par une épitaxie de polysilicium dopé N+ qui vient ainsi contacter l'extension de transistor côté
source, voir figure 8.
Le remplissage du polysilicium est donc réalisé en deux phases. Une première phase consiste à remplir
la capacité par une épitaxie de polysilicium dopé N+.
Puis, après nettoyage de l'oxyde isolant (ou du diélectrique à haute permittivité) situé dans le haut de la tranchée 15, une deuxième phase consiste à compléter le remplissage de l'extrémité supérieure de la tranchée 15 pour assurer le contact électrique entre
le transistor et la capacité.
La cellule DRAM obtenue à la figure 8 est alors terminée. Il reste à contacter le drain lld à la ligne de bit (non représentée), la grille llg à la ligne de mots (non représenté) le substrat N+ étant alors contacté à une tension Vcc (non représentée) avec une
prise extérieure.
Cependant, dans un but d'augmenter la capacité d'intégration, il est nécessaire de resserrer les transitors les uns par rapport aux autres. Les extensions latérales des capacités telles que mises en oeuvre par le procédé selon l'invention risquent alors de limiter la capacité d'intégration. En effet, lorsque l'on cherche à rapprocher deux transistors consécutifs pour améliorer la capacité d'intégration, les extensions latérales des capacités risquent de se toucher. Ce phénomène est donc limitant en terme d'intégration. Un mode de réalisation particulier de l'invention permet de pallier ce phénomène et ainsi de gagner un espace latéral optimal en réalisant les capacités de deux cellules mémoire consécutives sur deux niveaux dans le substrat de silicium afin de pouvoir les faire
se chevaucher.
La figure 9 montre justement une vue de dessus d'un dispositif de cellules DRAM avec un ensemble de lignes de mot 18 et un ensemble de lignes de bit 19, o les capacités 20 et 21 de deux transistors consécutifs se chevauchent, illustrant ainsi le gain important d'espace latéral dans le dispositif. La capacité 20 est réalisée à un premier niveau 1 du substrat et la capacité 21 est réalisée à un second niveau 2 du
substrat, ce qui permet de les faire se chevaucher.
La figure 10 montre une coupe transversale du dispositif de la figure 9 et illustre la structure à
deux niveaux de deux cellules mémoires consécutives.
Les capacités 20 et 21 sont réalisées par la mise en oeuvre du procédé selon la présente invention comme
expliqué plus haut dans la description, respectivement
à un niveau supérieur 1 et à un niveau inférieur 2 du substrat, permettant ainsi le chevauchement de leurs
extensions latérales.
La réalisation technologique de ce chevauchement nécessite néanmoins quelques étapes technologiques particulières, explicitées à la figure 11. Les schémas de la figure 11 sont simplifiées dans le sens o le transistor n'est pas représenté. Ils ont simplement pour but d'illustrer les étapes supplémentaires à mettre en oeuvre dans le procédé selon la présente invention pour permettre le chevauchement des cavités latérales des capacités de deux cellules mémoires
consécutives.
Pour l'explication, on part d'un substrat sur lequel on fait croître par épitaxie des couches de silicium germanium respectivement 7a, 7b, 7c, et 7d et des couches des silicium. Le procédé selon l'invention s'applique ainsi à un substrat constitué de deux
niveaux de couches de silicium germanium.
Le premier niveau de couches supérieures correspond aux couches 7a, et 7b de silicium germanium et le second niveau de couches inférieures correspond aux couches 7c et 7d de silicium germanium. Là encore, le nombre de couches formant chacun des deux niveaux ne doit pas être compris comme une limitation de la portée
de l'invention.
Lorsque la capacité est réalisée au niveau des couches supérieures 7a, 7b, on grave directement la tranchée 15 de façon à libérer un accès au niveau des couches de silicium germanium supérieures 7a, 7b en arrêtant la gravure de la tranchée 15 dans le silicium et avant les couches de silicium germanium inférieures 7c et 7d du deuxième niveau, voir schéma A. Le temps de gravure correspondant à la profondeur donnée doit donc être parfaitement contrôlée. La gravure latérale de la capacité illustrée au schéma B, peut alors être effectuée. Cette étape de gravure latérale a déjà été
expliquée plus haut dans la description en référence à
la figure 6.
Pour graver le deuxième niveau, soit les couches inférieures 7c et 7d de silicium germanium, sélectivement par rapport au premier niveau, il est nécessaire de protéger les couches 7a et 7b de silicium germanium du premier niveau afin de pouvoir accéder aux couches du deuxième niveau de capacité. La gravure du deuxième niveau est expliquée en référence aux schémas
A, C, et D de la figure 11.
Ainsi, après la première gravure de la tranchée qui s'arrête sans le silicium avant les couches inférieures 7c, et 7d du deuxième niveau, les flancs de la tranchée 15 sont protégés par un dépôt d'oxyde 22 et par la réalisation d'espaceurs nitrures minces 23, voir schéma C. En référence au schéma D, la gravure de la tranchée peut alors reprendre et continuer jusqu'à libérer un accès aux couches inférieures 7c, et 7d de silicium germanium. Il reste alors une légère couche de nitrure sur les flancs de la tranchée 15 au niveau des couches 7a et 7b de silicium germanium. Ainsi, au cours de la gravure latérale des couches 7c et 7d, les couches supérieures 7a et 7b de silicium germanium sont protégées et ne sont pas attaquées par le procédé de
gravure sélective mis en oeuvre.
Le procédé selon l'invention permet donc d'obtenir une capacité réalisée en tranchée avec un développement latéral de sa surface dans le substrat de silicium, obtenu par la sélectivité de gravure entre le silicium germanium et le silicium. Cette caractéristique permet d'offrir un gain en surface
important pour la capacité.
De plus, la mise en oeuvre du procédé selon l'invention sur deux niveaux pour deux transistors 14 consécutifs permet d'améliorer la capacité d'intégration en faisant se chevaucher les capacités. Un autre avantage de l'invention est de permettre l'utilisation de matériaux diélectriques à haute permittivité dans la capacité.
Claims (7)
1. Procédé de réalisation d'une cellule mémoire de type DRAM caractérisé en ce qu'il comprend les étapes suivantes consistant à: a- faire croître par épitaxie à partir d'un substrat de silicium (6) des couches de silicium germanium (7) et des couches de silicium (8), b- superposer une première couche de silicium dopé N+ (9) et une deuxième couche de silicium dopé P (10); c- réaliser un transistor (11) sur le substrat ainsi obtenu (6, 7, 8, 9 et 10) comprenant une grille (11g), une zone source (lis), une zone drain (lld) et des espaceurs (le, île'), un masque dur (13) étant prévu pour recouvrir la grille (llg) dudit transistor (11); d- graver une tranchée (15) dans le prolongement du transistor (11) de façon à libérer un accès aux couches de silicium germanium (7); e- graver sélectivement les couches de silicium germanium (7) par rapport aux couches de silicium (8) sur une profondeur déterminée (d) de façon à former des cavités latérales
(7');
f- réaliser une capacité dans la tranchée (15)
et les cavités latérales (7').
2. Procédé selon la revendication 1, caractérisé en ce que l'étape f comprend les sous-étapes suivantes consistant à: i- déposer une couche d'oxyde isolant très fine (16) sur toute la surface intérieure de la tranchée (15) et des cavités latérales (7'); j- remplir les cavités latérales (7') et la tranchée (15) par une épitaxie de polysilicium dopé N+ (17) en contrôlant la hauteur de sorte que l'extrémité supérieure de la tranchée (15) ne soit pas entièrement remplie; k- retirer la couche d'isolant (16) située dans ladite extrémité supérieure de la tranchée (15) non entièrement remplie par le polysilicium (17); 1- compléter le remplissage de la dite extrémité supérieure de la tranchée (15) par une épitaxie de polysilicium dopé N+ (17), de façon à assurer le contact électrique entre
le transistor (11) et la capacité.
3. Procédé selon la revendication 2, caractérisé en ce que l'étape i est remplacée par une étape consistant à déposer une couche de diélectrique à haute permittivité (16') de type pentoxyde de tantale Ta205 sur toute la surface intérieure de la tranchée (15) et
des cavités latérales (7').
4. Procédé selon la revendication 1, caractérisé en ce que l'étape d est précédée d'une étape supplémentaire consistant à déposer une couche de résine protectrice (14) sur le transistor (11), la gravure de la tranchée (15) étant alors réalisée de façon autoalignée avec l'espaceur (11e) dudit
transistor (11).
5. Procédé selon la revendication 1, caractérisé en ce que la gravure sélective des couches de silicium germanium (7) sur une profondeur déterminée (d) à l'étape e est mis en oeuvre par un procédé de retrait sélectif du silicium germanium de type gravure humide
sélective ou attaque plasma isotropique.
6. Procédé selon la revendication 5, caractérisé en ce que la profondeur (d) des cavités latérales (7') est contrôlée par le temps de gravure du procédé de
retrait sélectif du silicium germanium.
7. Procédé selon la revendication 1, caractérisé en ce qu'il s'applique sur un substrat constitué de deux niveaux de couches de silicium germanium, un premier niveau de couches supérieures (7a, 7b) et un second niveau de couches inférieures (7c, 7d), de façon à permettre le chevauchement des cavités latérales (7') des capacités (20, 21) de deux cellules mémoires consécutives, et dans le cas o la capacité (20) est réalisée au niveau des couches de silicium germanium supérieures (7a, 7b), l'étape d est remplacée par l'étape suivante consistant à: - graver une tranchée (15) de façon à libérer un accès aux couches de silicium germanium supérieures (7a, 7b) en arrêtant la gravure de la tranchée (15) avant les couches de silicium germanium inférieures (7c, 7d); et dans le cas o la capacité (21) est réalisée au niveau des couches de silicium germanium inférieures (7c, 7d), l'étape d est remplacée par les étapes suivantes consistant à: - graver une tranchée (15) de façon à libérer un accès aux couches de silicium germanium supérieures (7a, 7b) en arrêtant la gravure de la tranchée (15) avant les couches de silicium germanium inférieures (7c, 7d); - protéger les flancs de la tranchée (15) par un dépôt d'oxyde (22) et par la réalisation d'espaceurs nitrure minces (23); - reprendre la gravure de la tranchée (15) de façon à libérer un accès aux couches de
silicium germanium inférieures (7c, 7d).
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| ATE475199T1 (de) * | 2006-11-16 | 2010-08-15 | Nxp Bv | Selbstausgerichteter stossionisations- feldeffekttransistor |
| US9324576B2 (en) | 2010-05-27 | 2016-04-26 | Applied Materials, Inc. | Selective etch for silicon films |
| US10283321B2 (en) | 2011-01-18 | 2019-05-07 | Applied Materials, Inc. | Semiconductor processing system and methods using capacitively coupled plasma |
| US9064815B2 (en) | 2011-03-14 | 2015-06-23 | Applied Materials, Inc. | Methods for etch of metal and metal-oxide films |
| US8999856B2 (en) | 2011-03-14 | 2015-04-07 | Applied Materials, Inc. | Methods for etch of sin films |
| US8808563B2 (en) | 2011-10-07 | 2014-08-19 | Applied Materials, Inc. | Selective etch of silicon by way of metastable hydrogen termination |
| US9267739B2 (en) | 2012-07-18 | 2016-02-23 | Applied Materials, Inc. | Pedestal with multi-zone temperature control and multiple purge capabilities |
| US9373517B2 (en) | 2012-08-02 | 2016-06-21 | Applied Materials, Inc. | Semiconductor processing with DC assisted RF power for improved control |
| US9034770B2 (en) | 2012-09-17 | 2015-05-19 | Applied Materials, Inc. | Differential silicon oxide etch |
| US9023734B2 (en) | 2012-09-18 | 2015-05-05 | Applied Materials, Inc. | Radical-component oxide etch |
| US9390937B2 (en) | 2012-09-20 | 2016-07-12 | Applied Materials, Inc. | Silicon-carbon-nitride selective etch |
| US9132436B2 (en) | 2012-09-21 | 2015-09-15 | Applied Materials, Inc. | Chemical control features in wafer process equipment |
| US8969212B2 (en) | 2012-11-20 | 2015-03-03 | Applied Materials, Inc. | Dry-etch selectivity |
| US8980763B2 (en) | 2012-11-30 | 2015-03-17 | Applied Materials, Inc. | Dry-etch for selective tungsten removal |
| US9111877B2 (en) | 2012-12-18 | 2015-08-18 | Applied Materials, Inc. | Non-local plasma oxide etch |
| US8921234B2 (en) | 2012-12-21 | 2014-12-30 | Applied Materials, Inc. | Selective titanium nitride etching |
| US10256079B2 (en) | 2013-02-08 | 2019-04-09 | Applied Materials, Inc. | Semiconductor processing systems having multiple plasma configurations |
| US9362130B2 (en) | 2013-03-01 | 2016-06-07 | Applied Materials, Inc. | Enhanced etching processes using remote plasma sources |
| US9040422B2 (en) | 2013-03-05 | 2015-05-26 | Applied Materials, Inc. | Selective titanium nitride removal |
| US20140271097A1 (en) | 2013-03-15 | 2014-09-18 | Applied Materials, Inc. | Processing systems and methods for halide scavenging |
| US9493879B2 (en) | 2013-07-12 | 2016-11-15 | Applied Materials, Inc. | Selective sputtering for pattern transfer |
| US9773648B2 (en) | 2013-08-30 | 2017-09-26 | Applied Materials, Inc. | Dual discharge modes operation for remote plasma |
| US9576809B2 (en) | 2013-11-04 | 2017-02-21 | Applied Materials, Inc. | Etch suppression with germanium |
| US9236265B2 (en) * | 2013-11-04 | 2016-01-12 | Applied Materials, Inc. | Silicon germanium processing |
| US9520303B2 (en) | 2013-11-12 | 2016-12-13 | Applied Materials, Inc. | Aluminum selective etch |
| US9245762B2 (en) | 2013-12-02 | 2016-01-26 | Applied Materials, Inc. | Procedure for etch rate consistency |
| US9287095B2 (en) | 2013-12-17 | 2016-03-15 | Applied Materials, Inc. | Semiconductor system assemblies and methods of operation |
| US9287134B2 (en) | 2014-01-17 | 2016-03-15 | Applied Materials, Inc. | Titanium oxide etch |
| US9396989B2 (en) | 2014-01-27 | 2016-07-19 | Applied Materials, Inc. | Air gaps between copper lines |
| US9293568B2 (en) | 2014-01-27 | 2016-03-22 | Applied Materials, Inc. | Method of fin patterning |
| US9385028B2 (en) | 2014-02-03 | 2016-07-05 | Applied Materials, Inc. | Air gap process |
| US9499898B2 (en) | 2014-03-03 | 2016-11-22 | Applied Materials, Inc. | Layered thin film heater and method of fabrication |
| US9299575B2 (en) | 2014-03-17 | 2016-03-29 | Applied Materials, Inc. | Gas-phase tungsten etch |
| US9299537B2 (en) | 2014-03-20 | 2016-03-29 | Applied Materials, Inc. | Radial waveguide systems and methods for post-match control of microwaves |
| US9903020B2 (en) | 2014-03-31 | 2018-02-27 | Applied Materials, Inc. | Generation of compact alumina passivation layers on aluminum plasma equipment components |
| US9269590B2 (en) | 2014-04-07 | 2016-02-23 | Applied Materials, Inc. | Spacer formation |
| US9309598B2 (en) | 2014-05-28 | 2016-04-12 | Applied Materials, Inc. | Oxide and metal removal |
| US9406523B2 (en) | 2014-06-19 | 2016-08-02 | Applied Materials, Inc. | Highly selective doped oxide removal method |
| US9378969B2 (en) | 2014-06-19 | 2016-06-28 | Applied Materials, Inc. | Low temperature gas-phase carbon removal |
| US9425058B2 (en) | 2014-07-24 | 2016-08-23 | Applied Materials, Inc. | Simplified litho-etch-litho-etch process |
| US9378978B2 (en) | 2014-07-31 | 2016-06-28 | Applied Materials, Inc. | Integrated oxide recess and floating gate fin trimming |
| US9496167B2 (en) | 2014-07-31 | 2016-11-15 | Applied Materials, Inc. | Integrated bit-line airgap formation and gate stack post clean |
| US9659753B2 (en) | 2014-08-07 | 2017-05-23 | Applied Materials, Inc. | Grooved insulator to reduce leakage current |
| US9553102B2 (en) | 2014-08-19 | 2017-01-24 | Applied Materials, Inc. | Tungsten separation |
| US9355856B2 (en) | 2014-09-12 | 2016-05-31 | Applied Materials, Inc. | V trench dry etch |
| US9355862B2 (en) | 2014-09-24 | 2016-05-31 | Applied Materials, Inc. | Fluorine-based hardmask removal |
| US9368364B2 (en) | 2014-09-24 | 2016-06-14 | Applied Materials, Inc. | Silicon etch process with tunable selectivity to SiO2 and other materials |
| US9613822B2 (en) | 2014-09-25 | 2017-04-04 | Applied Materials, Inc. | Oxide etch selectivity enhancement |
| US9355922B2 (en) | 2014-10-14 | 2016-05-31 | Applied Materials, Inc. | Systems and methods for internal surface conditioning in plasma processing equipment |
| US9966240B2 (en) | 2014-10-14 | 2018-05-08 | Applied Materials, Inc. | Systems and methods for internal surface conditioning assessment in plasma processing equipment |
| US11637002B2 (en) | 2014-11-26 | 2023-04-25 | Applied Materials, Inc. | Methods and systems to enhance process uniformity |
| US9299583B1 (en) | 2014-12-05 | 2016-03-29 | Applied Materials, Inc. | Aluminum oxide selective etch |
| US10573496B2 (en) | 2014-12-09 | 2020-02-25 | Applied Materials, Inc. | Direct outlet toroidal plasma source |
| US10224210B2 (en) | 2014-12-09 | 2019-03-05 | Applied Materials, Inc. | Plasma processing system with direct outlet toroidal plasma source |
| US9502258B2 (en) | 2014-12-23 | 2016-11-22 | Applied Materials, Inc. | Anisotropic gap etch |
| US9343272B1 (en) | 2015-01-08 | 2016-05-17 | Applied Materials, Inc. | Self-aligned process |
| US11257693B2 (en) | 2015-01-09 | 2022-02-22 | Applied Materials, Inc. | Methods and systems to improve pedestal temperature control |
| US9373522B1 (en) | 2015-01-22 | 2016-06-21 | Applied Mateials, Inc. | Titanium nitride removal |
| US9449846B2 (en) | 2015-01-28 | 2016-09-20 | Applied Materials, Inc. | Vertical gate separation |
| US9728437B2 (en) | 2015-02-03 | 2017-08-08 | Applied Materials, Inc. | High temperature chuck for plasma processing systems |
| US20160225652A1 (en) | 2015-02-03 | 2016-08-04 | Applied Materials, Inc. | Low temperature chuck for plasma processing systems |
| US9881805B2 (en) | 2015-03-02 | 2018-01-30 | Applied Materials, Inc. | Silicon selective removal |
| US9741593B2 (en) | 2015-08-06 | 2017-08-22 | Applied Materials, Inc. | Thermal management systems and methods for wafer processing systems |
| US9691645B2 (en) | 2015-08-06 | 2017-06-27 | Applied Materials, Inc. | Bolted wafer chuck thermal management systems and methods for wafer processing systems |
| US9349605B1 (en) | 2015-08-07 | 2016-05-24 | Applied Materials, Inc. | Oxide etch selectivity systems and methods |
| US10504700B2 (en) | 2015-08-27 | 2019-12-10 | Applied Materials, Inc. | Plasma etching systems and methods with secondary plasma injection |
| US10522371B2 (en) | 2016-05-19 | 2019-12-31 | Applied Materials, Inc. | Systems and methods for improved semiconductor etching and component protection |
| US10504754B2 (en) | 2016-05-19 | 2019-12-10 | Applied Materials, Inc. | Systems and methods for improved semiconductor etching and component protection |
| US9865484B1 (en) | 2016-06-29 | 2018-01-09 | Applied Materials, Inc. | Selective etch using material modification and RF pulsing |
| US10629473B2 (en) | 2016-09-09 | 2020-04-21 | Applied Materials, Inc. | Footing removal for nitride spacer |
| US10062575B2 (en) | 2016-09-09 | 2018-08-28 | Applied Materials, Inc. | Poly directional etch by oxidation |
| US9721789B1 (en) | 2016-10-04 | 2017-08-01 | Applied Materials, Inc. | Saving ion-damaged spacers |
| US10062585B2 (en) | 2016-10-04 | 2018-08-28 | Applied Materials, Inc. | Oxygen compatible plasma source |
| US9934942B1 (en) | 2016-10-04 | 2018-04-03 | Applied Materials, Inc. | Chamber with flow-through source |
| US10546729B2 (en) | 2016-10-04 | 2020-01-28 | Applied Materials, Inc. | Dual-channel showerhead with improved profile |
| US10062579B2 (en) | 2016-10-07 | 2018-08-28 | Applied Materials, Inc. | Selective SiN lateral recess |
| US9947549B1 (en) | 2016-10-10 | 2018-04-17 | Applied Materials, Inc. | Cobalt-containing material removal |
| US9768034B1 (en) | 2016-11-11 | 2017-09-19 | Applied Materials, Inc. | Removal methods for high aspect ratio structures |
| US10163696B2 (en) | 2016-11-11 | 2018-12-25 | Applied Materials, Inc. | Selective cobalt removal for bottom up gapfill |
| US10026621B2 (en) | 2016-11-14 | 2018-07-17 | Applied Materials, Inc. | SiN spacer profile patterning |
| US10242908B2 (en) | 2016-11-14 | 2019-03-26 | Applied Materials, Inc. | Airgap formation with damage-free copper |
| US10566206B2 (en) | 2016-12-27 | 2020-02-18 | Applied Materials, Inc. | Systems and methods for anisotropic material breakthrough |
| US10431429B2 (en) | 2017-02-03 | 2019-10-01 | Applied Materials, Inc. | Systems and methods for radial and azimuthal control of plasma uniformity |
| US10403507B2 (en) | 2017-02-03 | 2019-09-03 | Applied Materials, Inc. | Shaped etch profile with oxidation |
| US10043684B1 (en) | 2017-02-06 | 2018-08-07 | Applied Materials, Inc. | Self-limiting atomic thermal etching systems and methods |
| US10319739B2 (en) | 2017-02-08 | 2019-06-11 | Applied Materials, Inc. | Accommodating imperfectly aligned memory holes |
| US10943834B2 (en) | 2017-03-13 | 2021-03-09 | Applied Materials, Inc. | Replacement contact process |
| US10319649B2 (en) | 2017-04-11 | 2019-06-11 | Applied Materials, Inc. | Optical emission spectroscopy (OES) for remote plasma monitoring |
| US11276559B2 (en) | 2017-05-17 | 2022-03-15 | Applied Materials, Inc. | Semiconductor processing chamber for multiple precursor flow |
| US11276590B2 (en) | 2017-05-17 | 2022-03-15 | Applied Materials, Inc. | Multi-zone semiconductor substrate supports |
| US10497579B2 (en) | 2017-05-31 | 2019-12-03 | Applied Materials, Inc. | Water-free etching methods |
| US10049891B1 (en) | 2017-05-31 | 2018-08-14 | Applied Materials, Inc. | Selective in situ cobalt residue removal |
| US10920320B2 (en) | 2017-06-16 | 2021-02-16 | Applied Materials, Inc. | Plasma health determination in semiconductor substrate processing reactors |
| US10541246B2 (en) | 2017-06-26 | 2020-01-21 | Applied Materials, Inc. | 3D flash memory cells which discourage cross-cell electrical tunneling |
| US10727080B2 (en) | 2017-07-07 | 2020-07-28 | Applied Materials, Inc. | Tantalum-containing material removal |
| US10541184B2 (en) | 2017-07-11 | 2020-01-21 | Applied Materials, Inc. | Optical emission spectroscopic techniques for monitoring etching |
| US10354889B2 (en) | 2017-07-17 | 2019-07-16 | Applied Materials, Inc. | Non-halogen etching of silicon-containing materials |
| US10043674B1 (en) | 2017-08-04 | 2018-08-07 | Applied Materials, Inc. | Germanium etching systems and methods |
| US10170336B1 (en) | 2017-08-04 | 2019-01-01 | Applied Materials, Inc. | Methods for anisotropic control of selective silicon removal |
| US10297458B2 (en) | 2017-08-07 | 2019-05-21 | Applied Materials, Inc. | Process window widening using coated parts in plasma etch processes |
| US10128086B1 (en) | 2017-10-24 | 2018-11-13 | Applied Materials, Inc. | Silicon pretreatment for nitride removal |
| US10283324B1 (en) | 2017-10-24 | 2019-05-07 | Applied Materials, Inc. | Oxygen treatment for nitride etching |
| US10256112B1 (en) | 2017-12-08 | 2019-04-09 | Applied Materials, Inc. | Selective tungsten removal |
| US10903054B2 (en) | 2017-12-19 | 2021-01-26 | Applied Materials, Inc. | Multi-zone gas distribution systems and methods |
| US11328909B2 (en) | 2017-12-22 | 2022-05-10 | Applied Materials, Inc. | Chamber conditioning and removal processes |
| US10854426B2 (en) | 2018-01-08 | 2020-12-01 | Applied Materials, Inc. | Metal recess for semiconductor structures |
| US10964512B2 (en) | 2018-02-15 | 2021-03-30 | Applied Materials, Inc. | Semiconductor processing chamber multistage mixing apparatus and methods |
| US10679870B2 (en) | 2018-02-15 | 2020-06-09 | Applied Materials, Inc. | Semiconductor processing chamber multistage mixing apparatus |
| TWI716818B (zh) | 2018-02-28 | 2021-01-21 | 美商應用材料股份有限公司 | 形成氣隙的系統及方法 |
| US10593560B2 (en) | 2018-03-01 | 2020-03-17 | Applied Materials, Inc. | Magnetic induction plasma source for semiconductor processes and equipment |
| US10319600B1 (en) | 2018-03-12 | 2019-06-11 | Applied Materials, Inc. | Thermal silicon etch |
| US10497573B2 (en) | 2018-03-13 | 2019-12-03 | Applied Materials, Inc. | Selective atomic layer etching of semiconductor materials |
| US10573527B2 (en) | 2018-04-06 | 2020-02-25 | Applied Materials, Inc. | Gas-phase selective etching systems and methods |
| US10490406B2 (en) | 2018-04-10 | 2019-11-26 | Appled Materials, Inc. | Systems and methods for material breakthrough |
| US10699879B2 (en) | 2018-04-17 | 2020-06-30 | Applied Materials, Inc. | Two piece electrode assembly with gap for plasma control |
| US10886137B2 (en) | 2018-04-30 | 2021-01-05 | Applied Materials, Inc. | Selective nitride removal |
| US10755941B2 (en) | 2018-07-06 | 2020-08-25 | Applied Materials, Inc. | Self-limiting selective etching systems and methods |
| US10872778B2 (en) | 2018-07-06 | 2020-12-22 | Applied Materials, Inc. | Systems and methods utilizing solid-phase etchants |
| US10672642B2 (en) | 2018-07-24 | 2020-06-02 | Applied Materials, Inc. | Systems and methods for pedestal configuration |
| US11049755B2 (en) | 2018-09-14 | 2021-06-29 | Applied Materials, Inc. | Semiconductor substrate supports with embedded RF shield |
| US10892198B2 (en) | 2018-09-14 | 2021-01-12 | Applied Materials, Inc. | Systems and methods for improved performance in semiconductor processing |
| US11062887B2 (en) | 2018-09-17 | 2021-07-13 | Applied Materials, Inc. | High temperature RF heater pedestals |
| US11417534B2 (en) | 2018-09-21 | 2022-08-16 | Applied Materials, Inc. | Selective material removal |
| US11682560B2 (en) | 2018-10-11 | 2023-06-20 | Applied Materials, Inc. | Systems and methods for hafnium-containing film removal |
| US11121002B2 (en) | 2018-10-24 | 2021-09-14 | Applied Materials, Inc. | Systems and methods for etching metals and metal derivatives |
| US11437242B2 (en) | 2018-11-27 | 2022-09-06 | Applied Materials, Inc. | Selective removal of silicon-containing materials |
| US11721527B2 (en) | 2019-01-07 | 2023-08-08 | Applied Materials, Inc. | Processing chamber mixing systems |
| US10920319B2 (en) | 2019-01-11 | 2021-02-16 | Applied Materials, Inc. | Ceramic showerheads with conductive electrodes |
| KR20210056778A (ko) | 2019-11-11 | 2021-05-20 | 삼성전자주식회사 | 집적회로 소자 및 그 제조 방법 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6395657A (ja) * | 1986-10-09 | 1988-04-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS63164358A (ja) * | 1986-12-26 | 1988-07-07 | Oki Electric Ind Co Ltd | Ｄｒａｍ装置 |
| EP0424623A2 (fr) * | 1989-10-26 | 1991-05-02 | International Business Machines Corporation | Structures tridimensionnelles à semi-conducteur formées par des couches planares |
| US5583368A (en) * | 1994-08-11 | 1996-12-10 | International Business Machines Corporation | Stacked devices |
| US5909044A (en) * | 1997-07-18 | 1999-06-01 | International Business Machines Corporation | Process for forming a high density semiconductor device |
| US6022786A (en) * | 1997-02-27 | 2000-02-08 | Siemens Aktiengesellschaft | Method for manufacturing a capacitor for a semiconductor arrangement |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5662768A (en) * | 1995-09-21 | 1997-09-02 | Lsi Logic Corporation | High surface area trenches for an integrated ciruit device |
| US5943581A (en) * | 1997-11-05 | 1999-08-24 | Vanguard International Semiconductor Corporation | Method of fabricating a buried reservoir capacitor structure for high-density dynamic random access memory (DRAM) circuits |
| DE19821777C1 (de) * | 1998-05-14 | 1999-06-17 | Siemens Ag | Herstellverfahren für einen Kondensator in einer integrierten Speicherschaltung |
| US6204141B1 (en) * | 2000-09-13 | 2001-03-20 | Taiwan Semiconductor Mfg. Co. Ltd. | Method of manufacturing a deep trench capacitor |
-
2001
- 2001-01-11 FR FR0100295A patent/FR2819341B1/fr not_active Expired - Fee Related
-
2002
- 2002-01-09 US US10/042,506 patent/US6534811B2/en not_active Expired - Lifetime
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6395657A (ja) * | 1986-10-09 | 1988-04-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS63164358A (ja) * | 1986-12-26 | 1988-07-07 | Oki Electric Ind Co Ltd | Ｄｒａｍ装置 |
| EP0424623A2 (fr) * | 1989-10-26 | 1991-05-02 | International Business Machines Corporation | Structures tridimensionnelles à semi-conducteur formées par des couches planares |
| US5583368A (en) * | 1994-08-11 | 1996-12-10 | International Business Machines Corporation | Stacked devices |
| US6022786A (en) * | 1997-02-27 | 2000-02-08 | Siemens Aktiengesellschaft | Method for manufacturing a capacitor for a semiconductor arrangement |
| US5909044A (en) * | 1997-07-18 | 1999-06-01 | International Business Machines Corporation | Process for forming a high density semiconductor device |
Non-Patent Citations (2)
| Title |
|---|
| PATENT ABSTRACTS OF JAPAN vol. 012, no. 330 (E - 655) 7 September 1988 (1988-09-07) * |
| PATENT ABSTRACTS OF JAPAN vol. 012, no. 425 (E - 681) 10 November 1988 (1988-11-10) * |
Also Published As
| Publication number | Publication date |
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| FR2819341B1 (fr) | 2003-06-27 |
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