KR20210056778A - 집적회로 소자 및 그 제조 방법 - Google Patents

집적회로 소자 및 그 제조 방법 Download PDF

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김재훈
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손용훈
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삼성전자주식회사
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Abstract

집적회로 소자는 기판 상에 수직 방향으로 서로 오버랩되도록 적층되고 제1 수평 방향을 따라 길게 연장되어 있는 복수의 반도체층을 포함하고, 상기 복수의 반도체층은 상기 수직 방향에서 서로 다른 두께를 가진다. 집적회로 소자를 제조하기 위하여, 기판 상에 수직 방향에서 서로 다른 두께를 가지는 복수의 반도체층을 포함하는 몰드층을 형성하고, 상기 몰드층을 이방성 식각하여 복수의 제1 트렌치와, 복수의 몰드 패턴을 형성한다.

Description

집적회로 소자 및 그 제조 방법 {Integrated circuit device and method of manufacturing the same}
본 발명의 기술적 사상은 집적회로 소자 및 그 제조 방법에 관한 것으로, 특히 반도체 층을 포함하는 3 차원 반도체 메모리 소자로 이루어지는 집적회로 소자 및 그 제조 방법에 관한 것이다.
전자 기술의 발달로 인해, 최근 반도체 소자의 다운-스케일링(down-scaling)이 급속도로 진행되고 있으며, 2 차원 반도체 소자에서의 집적도 향상의 한계를 극복하기 위하여 메모리 셀이 3 차원적으로 배열되는 3 차원 반도체 메모리 소자의 개발이 요구되고 있다. 이에 따라, 3 차원 반도체 메모리 소자에서 수직 방향 높이 차이에 따른 메모리 셀의 전기적 특성 산포를 최소화할 수 있는 구조 및 그 구현 방법에 대한 기술 개발이 필요하다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 3 차원 반도체 메모리 소자에서 수직 방향 높이 차이에 따른 메모리 셀의 전기적 특성 산포를 최소화할 수 있는 구조를 가지는 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는 3 차원 반도체 메모리 소자에서 수직 방향 높이 차이에 따른 메모리 셀의 전기적 특성 산포를 최소화할 수 있는 구조를 구현할 수 있는 집적회로 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 기판 상에 수직 방향으로 서로 오버랩되도록 적층되고 제1 수평 방향을 따라 길게 연장되어 있는 복수의 반도체층을 포함하고, 상기 복수의 반도체층은 상기 수직 방향에서 서로 다른 두께를 가진다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 기판 상에서 상호 직교하는 제1 수평 방향 및 제2 수평 방향과, 수직 방향을 따라 반복적으로 배치된 복수의 메모리 셀을 포함하는 메모리 셀 어레이와, 상기 복수의 메모리 셀 중에서 선택되고 상기 수직 방향으로 서로 오버랩되어 있는 복수의 제1 메모리 셀에 포함되고, 상기 수직 방향으로 서로 오버랩되도록 배치되고, 각각 상기 제1 수평 방향을 따라 서로 이격된 한 쌍의 소스/드레인 영역과 상기 한 쌍의 소스/드레인 영역 사이에 있는 채널 영역을 포함하는 복수의 반도체층을 포함하고, 상기 복수의 반도체층은 상기 수직 방향에서 서로 다른 두께를 가진다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자는 기판 상에서 상호 직교하는 제1 수평 방향 및 제2 수평 방향과, 수직 방향을 따라 반복적으로 배치된 복수의 메모리 셀과, 상기 복수의 메모리 셀 각각에 하나씩 포함된 복수의 반도체층을 포함하고, 상기 복수의 반도체층은 상기 기판으로부터 멀어질수록 상기 수직 방향에서 더 큰 두께를 가진다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서는 기판 상에 복수의 반도체층 및 복수의 희생층이 하나씩 교대로 적층된 몰드층을 형성하되, 상기 복수의 반도체층은 수직 방향에서 서로 다른 두께를 가지도록 상기 몰드층을 형성한다. 상기 몰드층을 이방성 식각하여 상기 복수의 반도체층 및 상기 복수의 희생층 각각을 관통하는 복수의 제1 트렌치와, 제1 수평 방향으로 길게 연장되는 복수의 몰드 패턴을 형성한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자의 제조 방법에서는 기판 상에 서로 다른 두께를 가지는 복수의 반도체층과 일정한 두께를 가지는 복수의 희생층이 하나씩 교대로 적층된 몰드층을 형성한다. 상기 몰드층을 이방성 식각하여 상기 복수의 반도체층 및 상기 복수의 희생층 각각의 일부를 포함하고 제1 수평 방향으로 길게 연장되는 몰드 패턴을 형성한다. 상기 몰드 패턴에서 상기 복수의 반도체층 각각의 제1 부분의 일단이 노출되도록 상기 복수의 반도체층 각각의 제2 부분을 제거한다. 상기 복수의 반도체층 각각의 상기 제1 부분의 일단에 접하는 복수의 커패시터를 형성한다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자의 제조 방법에서는 기판 상에 상기 기판으로부터 멀어질수록 더 큰 두께를 가지는 복수의 Si 층과 일정한 두께를 가지는 복수의 SiGe 층이 하나씩 교대로 적층된 몰드층을 형성한다. 상기 몰드층을 이방성 식각하여 상기 복수의 Si 층 및 상기 복수의 SiGe 층 각각의 일부를 포함하고, 제1 수평 방향으로 길게 연장되는 몰드 패턴을 형성한다. 상기 몰드 패턴에서 상기 복수의 SiGe 층을 복수의 중간 절연막으로 치환한다. 상기 복수의 Si 층 각각의 일부를 제거하여 상기 복수의 중간 절연막에 의해 수직 방향에서의 높이가 한정되는 복수의 인덴트 영역을 형성한다. 상기 복수의 인덴트 영역 내에 복수의 커패시터를 형성한다.
본 발명의 기술적 사상에 의한 집적회로 소자는 기판 상에 수직 방향으로 서로 오버랩되도록 일렬로 적층된 복수의 반도체층에서 상기 기판에 가장 가까운 반도체층과 상기 기판으로부터 가장 먼 반도체층과의 사이에 수평 방향 폭 차이가 있는 경우에도 상기 복수의 반도체층 각각의 내부의 채널 영역의 단면적은 실질적으로 동일하거나 유사하게 될 수 있다. 따라서, 상기 기판 상에 수직 방향으로 서로 오버랩되는 트랜지스터들에서 상기 기판으로부터의 거리에 따른 전기적 특성 편차를 최소화할 수 있다. 또한, 상기 기판 상에서 수직 방향으로 오버랩되어 있는 복수의 커패시터에서 상기 기판으로부터의 거리에 따른 커패시턴스 산포를 최소화할 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 메모리 셀 어레이의 회로 구성을 설명하기 위한 회로도이다.
도 2a 내지 도 2d는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 2a는 집적회로 소자의 일부 영역의 평면도이고, 도 2b는 도 2a의 A - A' 선 확대 단면도이고, 도 2c는 도 2a의 B - B' 선 확대 단면도이고, 도 2d는 도 2a에서 "DX"로 표시한 부분의 일부 구성들의 부분 확대 사시도이다.
도 3a 및 도 3b는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 3a는 도 2a의 A - A' 선 단면에 대응하는 부분의 확대 단면도이고, 도 3b는 도 2a의 B - B' 선 단면에 대응하는 부분의 확대 단면도이다.
도 4a 내지 도 10c는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 도면들로서, 도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 및 도 10a는 각각 집적회로 소자의 제조 방법을 설명하기 위한 평면도이고, 도 4b, 도 5b, 도 6b, 도 7b, 도 8b, 및 도 10b는 각각 도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 및 도 10a의 A - A' 선 확대 단면도이고, 도 9b 및 도 10c는 각각 도 9a 및 도 10a의 B - B' 선 확대 단면도이다.
도 11a 및 도 11b는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(10)의 메모리 셀 어레이(MCA)의 회로 구성을 설명하기 위한 회로도이다.
도 1을 참조하면, 집적회로 소자(10)는 메모리 셀 어레이(MCA)를 포함한다. 메모리 셀 어레이(MCA)는 상호 직교하는 제1 수평 방향(HD1 방향) 및 제2 수평 방향(HD2 방향)과, 수직 방향(VD 방향)을 따라 반복적으로 배치된 복수의 메모리 셀(MC)을 포함한다.
메모리 셀 어레이(MCA)는 제2 수평 방향(HD2 방향) 및 수직 방향(VD 방향)을 따라 2 차원적으로 배열된 복수의 메모리 셀(MC)을 포함하는 복수의 메모리 셀 그룹(MCG)을 포함할 수 있다. 복수의 메모리 셀 그룹(MCG)은 제1 수평 방향(HD1)을 따라 반복적으로 배치될 수 있다.
메모리 셀 어레이(MCA)는 복수의 메모리 셀(MC)을 구성하는 복수의 워드 라인(WL) 및 복수의 비트 라인(BL)을 포함할 수 있다. 하나의 메모리 셀 그룹(MCG)에서, 복수의 비트 라인(BL)이 제2 수평 방향(HD2 방향)으로 상호 평행하게 연장되고, 수직 방향(VD 방향)으로 서로 이격될 수 있다. 하나의 메모리 셀 그룹(MCG)에서, 복수의 워드 라인(WL)이 수직 방향(VD)으로 상호 평행하게 연장되고, 제2 수평 방향(HD2 방향)에서 서로 이격될 수 있다.
하나의 워드 라인(WL)과 하나의 비트 라인(BL)과의 사이에 트랜지스터(T)가 배치될 수 있다. 메모리 셀 어레이(MCA)를 구성하는 복수의 트랜지스터(T) 각각의 게이트는 워드 라인(WL)에 연결되고, 복수의 트랜지스터(T) 각각의 소스는 비트 라인(BL)에 연결될 수 있다. 복수의 트랜지스터(T) 각각의 드레인은 커패시터(C)에 연결될 수 있다.
도 1에서 복수의 메모리 셀(MC)은 각각 하나의 트랜지스터(T) 및 하나의 커패시터(C)를 포함하는 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 복수의 메모리 셀(MC)은 각각 복수의 트랜지스터를 포함할 수 있다.
도 2a 내지 도 2d는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(100)를 설명하기 위한 도면들로서, 도 2a는 집적회로 소자(100)의 일부 영역의 평면도이고, 도 2b는 도 2a의 A - A' 선 확대 단면도이고, 도 2c는 도 2a의 B - B' 선 확대 단면도이고, 도 2d는 도 2a에서 "DX"로 표시한 부분의 일부 구성들의 부분 확대 사시도이다. 도 2a 내지 도 2d에 예시한 집적회로 소자(100)는 도 1에 예시한 집적회로 소자(10)의 메모리 셀 어레이(MCA)를 구성할 수 있다.
도 2a 내지 도 2d를 참조하면, 집적회로 소자(100)는 기판(102) 상에서 상호 직교하는 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)과, 수직 방향(Z 방향)을 따라 반복적으로 배치된 복수의 메모리 셀(MC)을 포함한다. 복수의 메모리 셀(MC)은 각각 제1 수평 방향(X 방향)을 따라 길게 연장되어 있는 복수의 반도체층(110)을 포함한다. 복수의 반도체층(110)은 각각 제1 수평 방향(X 방향)을 따라 서로 이격된 한 쌍의 소스/드레인 영역(SD1, SD2)과, 한 쌍의 소스/드레인 영역(SD1, SD2) 사이에 있는 채널 영역(CH)을 포함한다.
기판(102)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, InGaAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 복수의 반도체층(110)은 각각 Si, Ge, SiGe, 또는 IGZO(Indium Gallium Zinc Oxide)로 이루어질 수 있다.
복수의 반도체층(110)은 각각 수직 방향(Z 방향)에서 약 5 nm 내지 약 500 nm의 범위 내에서 선택되는 두께를 가질 수 있다. 예를 들면, 복수의 반도체층(110)은 각각 약 10 nm 내지 약 100 nm의 범위 내에서 선택되는 두께를 가질 수 있다. 집적회로 소자(100)에 포함된 복수의 반도체층(110) 중 기판(102) 상에 수직 방향(Z 방향)으로 서로 오버랩되도록 일렬로 적층된 복수의 반도체층(110)은 수직 방향(Z 방향)에서 서로 다른 두께를 가질 수 있다. 예시적인 실시예들에서, 복수의 반도체층(110)은 기판(102)으로부터 멀어질수록 수직 방향(Z 방향)에서 더 큰 두께를 가질 수 있다.
도 2b에 예시한 바와 같이, 복수의 반도체층(110)은 수직 방향(Z 방향)에서 서로 다른 두께를 가질 수 있다. 예시적인 실시예들에서, 복수의 반도체층(110)은 기판(102)으로부터 수직 방향(Z 방향)을 따라 멀어질수록 수직 방향(Z 방향) 두께가 더 클 수 있다. 예를 들면, 복수의 반도체층(110) 중 기판(102)에 가장 가까운 최저 레벨의 반도체층(110)의 제1 두께(TK1)가 가장 작을 수 있다. 복수의 반도체층(110) 중 기판(102)으로부터 가장 먼 최상 레벨의 반도체층(110)의 제2 두께(TKn)가 가장 클 수 있다. 복수의 반도체층(110) 중 최저 레벨의 반도체층(110)과 최상 레벨의 반도체층(110)과의 사이에 배치되는 다른 반도체층(110) 각각의 두께는 제1 두께(TK1)보다 크고 제2 두께(TKn)보다 작은 범위 내에서 선택되고, 기판(102)으로부터 멀어질수록 점차 커질 수 있다. 예시적인 실시예들에서, 기판(102) 상에 수직 방향(Z 방향)으로 서로 오버랩되도록 일렬로 적층된 복수의 반도체층(110)에 포함된 복수의 채널 영역(CH) 각각의 제2 수평 방향(Y 방향) 및 수직 방향(Z 방향)에 평행한 평면을 따르는 단면적은 기판(102)으로부터의 거리와 관계 없이 실질적으로 동일하거나 유사할 수 있다.
복수의 반도체층(110)은 각각 제1 수평 방향(X 방향)을 따라 길게 연장되는 기둥 형상을 가질 수 있다. 복수의 반도체층(110) 각각의 제2 수평 방향(Y 방향) 폭은 기판(102)으로부터 멀어질수록 점차 작아질 수 있다. 복수의 반도체층(110)은 각각 기판(102)의 주면(102M)에 평행한 방향으로 평탄하게 연장되는 저면 및 상면을 가지고, 제2 수평 방향(Y 방향)에서 상기 상면 폭은 상기 저면의 폭보다 더 작을 수 있다. 복수의 반도체층(110) 각각의 제2 수평 방향(Y) 양 측벽(110S)은 경사면으로 이루어질 수 있다. 예를 들면, 복수의 반도체층(110) 각각의 양 측벽(110S)은 기판(102)의 주면(102M)의 법선을 따르는 평면에 대하여 0 보다 더 큰 사잇각을 가지도록 기울어진 경사면으로 이루어지고, 상기 양 측벽(110S)은 서로 반대 방향으로 기울어진 형상을 가질 수 있다.
집적회로 소자(100)는 복수의 반도체층(110) 각각의 양 측벽(110S)에 대면하도록 기판(102) 상에 수직 방향(Z 방향)으로 길게 연장된 복수의 게이트 라인(134)을 포함할 수 있다. 복수의 게이트 라인(134)은 도 1에 예시한 복수의 워드 라인(WL)을 구성할 수 있다.
게이트 라인(134)과 반도체층(110)의 채널 영역(CH)과의 사이에는 게이트 절연막(132)이 개재되어 있다. 복수의 반도체층(110) 각각의 측벽(110S)에 대면하는 게이트 절연막(132) 및 게이트 라인(134)은 게이트 구조물(GS)을 구성할 수 있다. 1 개의 메모리 셀(MC)은 반도체층(110)의 채널 영역(CH)을 사이에 두고 이격된 한 쌍의 게이트 구조물(GS)을 포함하고, 상기 한 쌍의 게이트 구조물(GS)은 채널 영역(CH)을 중심으로 거울 대칭 형상으로 상호 대면할 수 있다. 도 2b에 예시한 바와 같이, 복수의 게이트 라인(134)은 각각 기판(102)으로부터 멀어짐에 따라 기판(102)의 주면(102M)의 법선을 따르는 평면에 대하여 경사진 방향으로 연장될 수 있다. 예시적인 실시예들에서, 복수의 게이트 라인(134)은 각각 반도체층(110)의 측벽(110S)과 평행한 방향으로 길게 연장될 수 있다.
집적회로 소자(100)에서, 1 개의 메모리 셀(MC)은 1 개의 반도체층(110)과 상기 1 개의 반도체층(110)에 포함된 채널 영역(CH)의 양 측벽을 덮는 2 개의 게이트 라인(134)을 포함하는 더블 게이트 구조의 트랜지스터를 포함할 수 있다.
게이트 절연막(132)은 인터페이스막(interfacial layer)과 고유전막의 적층 구조로 이루어질 수 있다. 상기 인터페이스막은 유전율이 약 9 이하인 저유전 물질막, 예를 들면 실리콘 산화막, 실리콘 산화질화막, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 인터페이스막은 생략될 수 있다. 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 예를 들면, 상기 고유전막은 약 10 내지 약 25의 유전 상수를 가질 수 있다. 상기 고유전막은 하프늄 산화물, 하프늄 실리콘 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 또는 이들의 조합으로 이루어질 수 있으나, 상기 고유전막의 구성 물질이 이들에 한정되는 것은 아니다.
복수의 게이트 라인(134)은 각각 도핑된 반도체, 금속, 도전성 금속 질화물, 도전성 금속 탄화물, 또는 이들의 조합으로 이루어질 수 있다. 상기 금속은 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택될 수 있다. 상기 도전성 금속 질화물은 TiN 및 TaN 중에서 선택될 수 있다. 상기 도전성 금속 탄화물은 TiAlC일 수 있다. 예시적인 실시예들에서, 복수의 게이트 라인(134)은 도전성 배리어막과 금속막과의 적층 구조로 이루어질 수 있다. 예를 들면, 상기 도전성 배리어막은 TiN 또는 TaN으로 이루어지고, 상기 금속막은 W으로 이루어질 수 있다.
집적회로 소자(100)는 복수의 반도체층(110) 각각의 사이에 하나씩 개재된 복수의 중간 절연막(124)을 포함할 수 있다. 복수의 중간 절연막(124)은 복수의 반도체층(110)과 수직 방향(Z 방향)으로 오버랩될 수 있다. 복수의 중간 절연막(124)은 기판(102)으로부터 멀어짐에 따라 수직 방향(Z 방향)에서 일정한 두께(LK1)를 가질 수 있다. 예시적인 실시예들에서, 복수의 중간 절연막(124)은 각각 수직 방향(Z 방향)에서 약 5 nm 내지 약 500 nm의 범위 내에서 선택되는 두께를 가질 수 있다. 예를 들면, 복수의 중간 절연막(124)은 각각 약 10 nm 내지 약 100 nm의 범위 내에서 선택되는 두께를 가질 수 있다. 복수의 중간 절연막(124)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 탄소 함유 실리콘 산화막, 탄소 함유 실리콘 질화막, 탄소 함유 실리콘 산화질화막, 또는 이들의 조합으로 이루어질 수 있다.
집적회로 소자(100)는 제1 수평 방향(X 방향)에서 복수의 반도체층(110)의 일단에 접해 있는 복수의 커패시터(170)를 포함할 수 있다. 복수의 커패시터(170)는 수직 방향(Z 방향)으로 오버랩되어 있는 복수의 중간 절연막(124) 각각의 사이에 하나씩 개재될 수 있다. 복수의 커패시터(170)는 수직 방향(Z 방향)으로 오버랩되어 있는 복수의 중간 절연막(124) 각각의 사이에 하나씩 개재된 복수의 제1 전극층(172)과, 복수의 제1 전극층(172) 각각의 표면과 복수의 중간 절연막(124) 각각의 측벽을 컨포멀하게 덮는 유전막(174)과, 유전막(174)을 사이에 두고 복수의 제1 전극층(172)과 대면하는 제2 전극층(176)을 포함할 수 있다. 기판(102) 상에서 수직 방향(Z 방향)으로 오버랩되어 있는 복수의 제1 전극층(172)은 1 개의 유전막(174)과 1 개의 제2 전극층(176)을 공유할 수 있다.
기판(102) 상에서 수직 방향(Z 방향)으로 오버랩되어 있는 복수의 커패시터(170)는 수직 방향(Z 방향)에서 서로 다른 두께를 가질 수 있다. 예시적인 실시예들에서, 복수의 커패시터(170)는 기판(102)으로부터 멀어질수록 수직 방향(Z 방향)에서 더 큰 두께를 가질 수 있다. 예시적인 실시예들에서, 복수의 커패시터(170)는 기판(102)으로부터 수직 방향(Z 방향)을 따라 멀어질수록 수직 방향(Z 방향) 두께가 더 클 수 있다. 예를 들면, 복수의 커패시터(170) 중 기판(102)에 가장 가까운 최저 레벨의 커패시터(170)의 제1 두께(CK1)가 가장 작을 수 있다. 복수의 커패시터(170) 중 기판(102)으로부터 가장 먼 최상 레벨의 커패시터(170)의 제2 두께(CKn)가 가장 클 수 있다. 복수의 커패시터(170) 중 최저 레벨의 커패시터(170)와 최상 레벨의 커패시터(170)과의 사이에 배치되는 다른 커패시터(170) 각각의 두께는 제1 두께(CK1)보다 크고 제2 두께(CKn)보다 작은 범위 내에서 선택되고 기판(102)으로부터 멀어질수록 점차 커질 수 있다.
복수의 커패시터(170)에서, 복수의 제1 전극층(172)과 제2 전극층(176)은 각각 금속막, 도전성 금속 산화막, 도전성 금속 질화막, 도전성 금속 산질화막, 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에서, 복수의 제1 전극층(172)과 제2 전극층(176)은 각각 Ti, Ti 산화물, Ti 질화물, Ti 산질화물, Co, Co 산화물, Co 질화물, Co 산질화물, Nb, Nb 산화물, Nb 질화물, Nb 산질화물, Sn, Sn 산화물, Sn 질화물, Sn 산질화물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 복수의 제1 전극층(172)과 제2 전극층(176)은 각각 TiN, CoN, NbN, SnO2, 또는 이들의 조합으로 이루어질 수 있다. 유전막(174)은 고유전막으로 이루어질 수 있다. 예를 들면, 유전막(174)은 HfO2, ZrO2, Al2O3, La2O3, Ta2O3, Nb2O5, CeO2, TiO2, GeO2, 또는 이들의 조합으로 이루어질 수 있다.
도 2a 내지 도 2c에 예시한 바와 같이, 기판(102)과 복수의 반도체층(110)과의 사이에는 하부 절연막(104)이 개재되고, 복수의 반도체층(110)은 상부 절연막(120)으로 덮일 수 있다. 복수의 게이트 라인(134)은 제2 수평 방향(Y 방향)에서 서로 이웃하는 2 개의 반도체층(110) 사이에 개재되는 2 개의 게이트 라인(134)을 포함하고, 상기 2 개의 게이트 라인(134) 사이의 공간은 매립 절연막(136)으로 채워질 수 있다. 도 2a에 예시한 바와 같이, 제2 수평 방향(Y 방향)에서 서로 이웃하는 2 개 반도체층(110) 사이의 공간에서 게이트 라인(134)과 커패시터(170)와의 사이에는 복수의 수직 절연 패턴(140)이 개재될 수 있다. 복수의 수직 절연 패턴(140)은 게이트 라인(134)의 제1 수평 방향(X 방향) 양 측벽과, 매립 절연막(136)의 제1 수평 방향(X 방향) 양 측벽을 덮을 수 있다.
비트 라인(BL)은 비트 라인 매립 절연막(160)으로 덮일 수 있다. 비트 라인(BL) 및 비트 라인 매립 절연막(160)은 각각 제2 수평 방향(Y 방향)으로 길게 연장될 수 있다. 예시적인 실시예들에서, 비트 라인(BL)은 도핑된 폴리실리콘, 금속, 도전성 금속질화물, 금속 실리사이드, 또는 이들의 조합으로 이루어질 수 있다. 상기 금속 실리사이드는 텅스텐 실리사이드, 코발트 실리사이드, 또는 티타늄 실리사이드일 수 있다.
하부 절연막(104), 상부 절연막(120), 매립 절연막(136), 수직 절연 패턴(140), 및 비트 라인 매립 절연막(160)은 각각 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화질화막으로 이루어질 수 있다.
도 2a 내지 도 2d를 참조하여 설명한 집적회로 소자(100)에 의하면, 기판(102) 상에 수직 방향(Z 방향)으로 서로 오버랩되도록 일렬로 적층된 복수의 반도체층(110)에서 기판(102)에 가장 가까운 반도체층(110)과 기판(102)으로부터 가장 먼 반도체층(110)과의 사이에 수평 방향 폭 차이가 있는 경우에도 반도체층(110) 각각의 수직 방향(Z 방향) 두께가 기판(102)으로부터 멀어질수록 점차 커지는 구조를 가지므로, 복수의 반도체층(110) 내부의 복수의 채널 영역(CH) 각각의 단면적은 실질적으로 동일하거나 유사하게 될 수 있다. 따라서, 집적회로 소자(100)에 포함된 트랜지스터들에서 기판(102)으로부터의 거리에 따른 전기적 특성 편차를 최소화할 수 있다.
또한, 기판(102) 상에서 수직 방향(Z 방향)으로 오버랩되어 있는 복수의 커패시터(170)는 기판(102)으로부터 멀어질수록 수직 방향(Z 방향)에서 더 큰 두께를 가질 수 있다. 복수의 커패시터(170)는 도 10a 내지 도 10c를 참조하여 후술하는 바와 같이 도 9a 및 도 9b의 결과물로부터 복수의 반도체층(110) 각각의 일부 영역을 복수의 커패시터(170)로 치환하여 얻어질 수 있다. 도 9a 및 도 9b의 결과물에서 복수의 반도체층(110)이 기판(102)으로부터 멀어질수록 수평 방향 폭이 작아지고, 그에 따라 복수의 커패시터(170) 각각의 수평 방향 폭이 작아지는 경우에도, 복수의 커패시터(170)가 기판(102)으로부터 멀어질수록 수직 방향(Z 방향)에서 더 큰 두께를 가지도록 함으로써, 집적회로 소자(100)에 포함된 복수의 커패시터(170)에서 기판(102)으로부터의 거리에 따른 커패시턴스 산포를 최소화할 수 있다.
도 3a 및 도 3b는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자(200)를 설명하기 위한 도면들로서, 도 3a는 도 2a의 A - A' 선 단면에 대응하는 부분의 확대 단면도이고, 도 3b는 도 2a의 B - B' 선 단면에 대응하는 부분의 확대 단면도이다. 도 3a 및 도 3b에 예시한 집적회로 소자(200)는 도 1에 예시한 집적회로 소자(10)의 메모리 셀 어레이(MCA)를 구성할 수 있다.
집적회로 소자(200)는 도 2a 내지 도 2d를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(200)는 복수의 반도체층(110) 대신 복수의 반도체층(210)을 포함한다. 복수의 반도체층(210)은 복수의 반도체층(110)에 대하여 설명한 바와 대체로 동일한 구성을 가진다. 단, 복수의 반도체층(210) 중 기판(102) 상에 수직 방향(Z 방향)으로 서로 오버랩되도록 일렬로 적층된 복수의 반도체층(210)은 수직 방향(Z 방향)에서 서로 다른 두께를 가지고, 기판(102)에 가장 가까운 최저 레벨의 반도체층(210)과 기판(102)으로부터 가장 먼 최상 레벨의 반도체층(210)과의 사이의 레벨에 있는 반도체층(210)이 수직 방향(Z 방향)에서 가장 큰 제1 두께(TK2m)를 가질 수 있다. 기판(102) 상에 수직 방향으로 서로 오버랩되도록 일렬로 적층된 복수의 반도체층(210) 중 기판(102)에 가장 가까운 최저 레벨의 반도체층(210)의 제2 두께(TK21)가 가장 작을 수 있다. 기판(102) 상에 수직 방향으로 서로 오버랩되도록 일렬로 적층된 복수의 반도체층(210) 중 기판(102)으로부터 가장 먼 최상 레벨의 반도체층(20)의 제3 두께(TK2n)는 제1 두께(TK2m)보다 작고 제2 두께(TK21)보다 클 수 있다. 예시적인 실시예들에서, 기판(102) 상에 수직 방향으로 서로 오버랩되도록 일렬로 적층된 복수의 반도체층(210)에 포함된 복수의 채널 영역(CH2)은 제2 수평 방향(Y 방향) 및 수직 방향(Z 방향)에 평행한 평면을 따르는 단면적이 실질적으로 동일하거나 유사할 수 있다.
예시적인 실시예들에서, 기판(102) 상에 수직 방향으로 서로 오버랩되도록 일렬로 적층된 복수의 반도체층(210) 중 일부의 반도체층(210)은 기판(102)으로부터 수직 방향(Z 방향)을 따라 멀어질수록 수직 방향(Z 방향) 두께가 더 클 수 있다. 예를 들면, 복수의 반도체층(210) 중 기판(102)에 가장 가까운 최저 레벨의 반도체층(210)과 가장 큰 제1 두께(TK2m)를 가지는 반도체층(210)과의 사이에 있는 복수의 반도체층(210)은 기판(102)으로부터 멀어질수록 수직 방향(Z 방향) 두께가 점차 커질 수 있다.
집적회로 소자(200)는 복수의 반도체층(210) 각각의 양 측벽(210S)에 대면하는 복수의 게이트 라인(234)을 포함할 수 있다. 복수의 게이트 라인(234)은 도 1에 예시한 복수의 워드 라인(WL)을 구성할 수 있다. 게이트 라인(234)과 반도체층(210)의 채널 영역(CH2)과의 사이에는 게이트 절연막(232)이 개재되어 있다. 도 3a에 예시한 바와 같이, 복수의 게이트 라인(234)은 각각 기판(102)으로부터 멀어짐에 따라 기판(102)의 주면(102M)의 법선을 따르는 평면에 대하여 경사진 방향으로 연장되고, 복수의 게이트 라인(234) 각각의 경사 방향은 기판(102) 상의 높이에 따라 변화될 수 있다. 게이트 절연막(232) 및 복수의 게이트 라인(234)에 대한 보다 상세한 구성은 도 2b에 예시한 게이트 절연막(132) 및 복수의 게이트 라인(134)에 대하여 설명한 바와 대체로 동일하다.
복수의 게이트 라인(234)은 제2 수평 방향(Y 방향)에서 서로 이웃하는 2 개의 반도체층(210) 사이에 개재되는 2 개의 게이트 라인(234)을 포함하고, 상기 2 개의 게이트 라인(234) 사이의 공간은 매립 절연막(236)으로 채워질 수 있다. 매립 절연막(236)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화질화막으로 이루어질 수 있다.
집적회로 소자(200)는 상기 제1 수평 방향(X 방향)에서 복수의 반도체층(210)의 일단에 접해 있는 복수의 커패시터(270)를 포함할 수 있다. 복수의 커패시터(270)는 수직 방향(Z 방향)으로 오버랩되어 있는 복수의 중간 절연막(124) 각각의 사이에 하나씩 개재될 수 있다. 복수의 커패시터(270)는 복수의 제1 전극층(272), 유전막(274), 및 제2 전극층(276)을 포함할 수 있다. 기판(102) 상에서 수직 방향(Z 방향)으로 오버랩되어 있는 복수의 제1 전극층(272)은 1 개의 유전막(274)과 1 개의 제2 전극층(276)을 공유할 수 있다. 복수의 제1 전극층(272), 유전막(274), 및 제2 전극층(276)에 대한 보다 상세한 구성은 복수의 제1 전극층(172), 유전막(174), 및 제2 전극층(176)에 대하여 설명한 바와 대체로 동일하다. 기판(102) 상에서 수직 방향(Z 방향)으로 오버랩되어 있는 복수의 커패시터(270)는 수직 방향(Z 방향)에서 서로 다른 두께를 가질 수 있다. 단, 기판(102)에 가장 가까운 최저 레벨의 커패시터(270)와 기판(102)으로부터 가장 먼 최상 레벨의 커패시터(270)와의 사이의 레벨에 있는 커패시터(270)가 수직 방향(Z 방향)에서 가장 큰 제1 두께(CK2m)를 가질 수 있다. 그리고, 기판(102) 상에 수직 방향으로 서로 오버랩되도록 일렬로 적층된 복수의 커패시터(270) 중 기판(102)에 가장 가까운 최저 레벨의 커패시터(270)의 제2 두께(CK21)가 가장 작을 수 있다. 기판(102) 상에 수직 방향으로 서로 오버랩되도록 일렬로 적층된 복수의 커패시터(270) 중 기판(102)으로부터 가장 먼 최상 레벨의 커패시터(270)의 제3 두께(CK2n)는 제1 두께(CK2m)보다 작고 제2 두께(CK21)보다 클 수 있다. 예시적인 실시예들에서, 기판(102) 상에 수직 방향으로 서로 오버랩되도록 일렬로 적층된 복수의 커패시터(270) 중 일부의 커패시터(270)는 기판(102)으로부터 멀어질수록 수직 방향(Z 방향)에서 더 큰 두께를 가질 수 있다.
도 3a 및 도 3b를 참조하여 설명한 집적회로 소자(200)에 의하면, 도 2a 내지 도 2d에 예시한 집적회로 소자(100)에 대하여 설명한 바와 유사하게, 복수의 메모리 셀(MC)의 트랜지스터들에서 기판(102)으로부터의 거리에 따른 전기적 특성 편차를 최소화할 수 있으며, 집적회로 소자(200)에 포함된 복수의 커패시터(270)에서 기판(102)으로부터의 거리에 따른 커패시턴스 산포를 최소화할 수 있다.
도 4a 내지 도 10c는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 도면들로서, 도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 및 도 10a는 각각 집적회로 소자의 제조 방법을 설명하기 위한 평면도이고, 도 4b, 도 5b, 도 6b, 도 7b, 도 8b, 및 도 10b는 각각 도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 및 도 10a의 A - A' 선 확대 단면도이고, 도 9b 및 도 10c는 각각 도 9a 및 도 10a의 B - B' 선 확대 단면도이다. 도 4a 내지 도 10c를 참조하여 도 2a 내지 도 2d에 예시한 집적회로 소자(100)의 예시적인 제조 방법을 설명한다.
도 4a 및 도 4b를 참조하면, 기판(102)의 주면(102M) 위에 하부 절연막(104)을 형성하고, 하부 절연막(104) 위에 복수의 반도체층(110) 및 복수의 희생층(SL)을 포함하는 몰드층(ML)을 형성한다. 복수의 반도체층(110) 중 기판(102)으로부터 가장 먼 최상 레벨의 반도체층(110)의 상면이 몰드층(ML)의 최상면을 이룰 수 있다.
몰드층(ML)에서 복수의 반도체층(110) 및 복수의 희생층(SL)은 하나씩 교대로 적층된 구조를 가질 수 있다. 복수의 반도체층(110)은 수직 방향(Z 방향)에서 서로 다른 두께를 가질 수 있다. 예시적인 실시예들에서, 복수의 반도체층(110)은 기판(102)으로부터 수직 방향(Z 방향)을 따라 멀어질수록 수직 방향(Z 방향) 두께가 더 클 수 있다. 예를 들면, 복수의 반도체층(110) 중 기판(102)에 가장 가까운 최저 레벨의 반도체층(110)의 제1 두께(TK1)가 가장 작고, 복수의 반도체층(110) 중 기판(102)으로부터 가장 먼 최상 레벨의 반도체층(110)의 제2 두께(TKn)가 가장 클 수 있다. 복수의 반도체층(110) 중 최저 레벨의 반도체층(110)과 최상 레벨의 반도체층(110)과의 사이에 배치되는 다른 반도체층(110) 각각의 두께는 제1 두께(TK1)보다 크고 제2 두께(TKn)보다 작은 범위 내에서 선택되고 기판(102)으로부터 멀어질수록 점차 커질 수 있다. 복수의 희생층(SL)은 기판(102)으로부터 멀어짐에 따라 수직 방향(Z 방향)에서 일정한 두께(LK1)를 가질 수 있다. 예시적인 실시예들에서, 복수의 반도체층(110)은 각각 수직 방향(Z 방향)에서 약 5 nm 내지 약 500 nm의 범위 내에서 선택되는 서로 다른 두께를 가질 수 있다. 예를 들면, 복수의 반도체층(110)은 각각 약 10 nm 내지 약 100 nm의 범위 내에서 선택되는 서로 다른 두께를 가질 수 있다. 복수의 희생층(SL)은 수직 방향(Z 방향)에서 약 5 nm 내지 약 500 nm의 범위 내에서 선택되는 일정한 두께를 가질 수 있다. 예를 들면, 복수의 희생층(SL)은 약 10 nm 내지 약 100 nm의 범위 내에서 선택되는 일정한 두께를 가질 수 있다.
몰드층(ML)을 구성하는 복수의 반도체층(110) 및 복수의 희생층(SL)은 각각 에피택셜 성장 공정에 의해 형성될 수 있다. 예시적인 실시예들에서, 복수의 반도체층(110) 및 복수의 희생층(SL)은 결정질 반도체 또는 결정질 반도체 화합물로 이루어질 수 있다. 예시적인 실시예들에서, 복수의 반도체층(110)은 Si, Ge, SiGe, 및 IGZO(Indium Gallium Zinc Oxide) 중에서 선택되는 제1 반도체 물질로 이루어지고, 복수의 희생층(SL)은 상기 제1 반도체 물질과 다른 제2 반도체 물질로 이루어질 수 있다. 예를 들면, 복수의 반도체층(110)은 각각 Si 층으로 이루어지고, 복수의 희생층(SL)은 각각 SiGe 층으로 이루어질 수 있다. 복수의 희생층(SL) 내에서 Ge 함량비는 일정할 수 있다. 복수의 희생층(SL)을 구성하는 SiGe 층은 약 5 원자% 내지 약 60 원자%의 범위 내에서 선택되는 동일한 Ge 함량비를 가질 수 있다. 예를 들면, 복수의 희생층(SL)을 구성하는 SiGe 층은 약 10 원자% 내지 약 40 원자%의 범위 내에서 선택되는 동일한 Ge 함량비를 가질 수 있다. 일 예에서, 복수의 희생층(SL)을 구성하는 SiGe 층은 Si0 .65Ge0 .35로 이루어질 수 있다. 다른 예에서, 복수의 희생층(SL)을 구성하는 SiGe 층은 Si0 .75Ge0 .25로 이루어질 수 있다. 그러나, 복수의 희생층(SL)을 구성하는 SiGe 층이 상기 예시한 물질들에 한정되는 것은 아니며, 복수의 희생층(SL)을 구성하는 SiGe 층 내에서의 Ge 함량비를 다양한 범위 내에서 선택할 수 있다. 다른 예시적인 실시예들에서, 복수의 희생층(SL)은 절연 물질로 이루어질 수도 있다.
도 5a 및 도 5b를 참조하면, 몰드층(ML) 위에 상부 절연막(120)을 형성하고, 상부 절연막(120) 위에 복수의 개구(OP1)를 가지는 마스크 패턴(M1)을 형성한다. 복수의 개구(OP1)를 통해 상부 절연막(120)이 노출될 수 있다.
마스크 패턴(M1)은 반사방지막 패턴 및 포토레지스트 패턴을 포함할 수 있다. 예시적인 실시예들에서, 상기 반사방지막 패턴은 유기 화합물, 무기 화합물, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 상기 반사방지막 패턴은 실리콘 질화물, 실리콘 산질화물, 비정질 실리콘, 티탄, 이산화티탄, 질화티탄, 산화크롬, 카본, 유기 ARC(anti-reflective coating) 재료, 또는 이들의 조합으로 이루어질 수 있다. 상기 포토레지스트 패턴은 EUV(extreme ultraviolet)(13.5 nm)용 레지스트, KrF 엑시머 레이저(248 nm)용 레지스트, ArF 엑시머 레이저(193 nm)용 레지스트, 또는 F2 엑시머 레이저(157 nm)용 레지스트로 이루어질 수 있다.
도 6a 및 도 6b를 참조하면, 도 5a 및 도 5b의 결과물에서 마스크 패턴(M1)을 식각 마스크로 이용하여 복수의 개구(OP1)를 통해 상부 절연막(120) 및 몰드층(ML)을 이방성 식각하여, 상부 절연막(120) 및 몰드층(ML)을 관통하여 제1 수평 방향(X 방향)으로 길게 연장되는 복수의 제1 트렌치(TR1)와, 제1 수평 방향(X 방향)으로 길게 연장되는 복수의 몰드 패턴(MP)을 형성한다. 복수의 제1 트렌치(TR1)를 통해 하부 절연막(104)이 노출될 수 있다. 복수의 제1 트렌치(TR1)는 하부 절연막(104)은 관통하지 않으며, 따라서 복수의 제1 트렌치(TR1)을 통해 기판(102)이 노출되지 않을 수 있다. 복수의 몰드 패턴(MP)은 복수의 반도체층(110) 및 복수의 희생층(SL)을 포함할 수 있다. 복수의 몰드 패턴(MP) 상에는 상부 절연막(120) 중 일부가 남아 있을 수 있다.
복수의 제1 트렌치(TR1)는 제1 수평 방향(X 방향)으로 길게 연장되는 라인 형상을 가질 수 있다. 복수의 제1 트렌치(TR1)는 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)을 따라 서로 이격되어 반복 배치될 수 있다. 복수의 제1 트렌치(TR1)에 의해 복수의 반도체층(110)에 포함되는 채널 영역(CH)(도 2b 참조)의 제2 수평 방향(Y 방향)을 따르는 폭이 결정될 수 있다.
복수의 제1 트렌치(TR1)가 형성된 후, 복수의 몰드 패턴(MP)에 남아 있는 복수의 반도체층(110) 각각의 양 측벽(110S)은 기판(102)의 주면(102M)의 법선을 따르는 평면에 대하여 0 보다 더 큰 사잇각을 가지도록 기울어진 경사면으로 이루어지고, 상기 양 측벽(110S)은 서로 반대 방향으로 기울어진 형상을 가질 수 있다. 복수의 몰드 패턴(MP)에 남아 있는 복수의 반도체층(110) 각각의 제2 수평 방향(Y 방향) 폭은 기판(102)으로부터 멀어질수록 점차 작아질 수 있다.
복수의 몰드 패턴(MP)을 형성하기 위하여 몰드층(ML)(도 5b 참조)을 이방성 식각하는 데 있어서, 복수의 몰드 패턴(MP)을 구성하는 복수의 반도체층(110) 중 기판(102) 상에 수직 방향으로 서로 오버랩되도록 일렬로 적층된 복수의 반도체층(110)의 제2 수평 방향(Y 방향) 및 수직 방향(Z 방향)에 평행한 평면을 따르는 부분들 각각의 단면적이 일정하게 되도록 할 수 있다.
도 7a 및 도 7b를 참조하면, 도 6a 및 도 6b의 결과물에서 몰드 패턴(MP)에 포함된 복수의 희생층(SL)을 복수의 중간 절연막(124)으로 치환한다.
예시적인 실시예들에서, 복수의 희생층(SL)을 복수의 중간 절연막(124)으로 치환하기 위하여, 도 6a 및 도 6b의 결과물에서 몰드 패턴(MP)에 포함된 복수의 희생층(SL)을 복수의 제1 트렌치(TR1)를 통해 선택적으로 제거하여 수직 방향(Z 방향)을 따라 배열된 복수의 반도체층(110) 각각의 사이에 빈 공간을 마련한 후, ALD(atomic layer deposition) 공정을 이용하여 복수의 반도체층(110) 각각의 사이의 빈 공간을 채우도록 절연막을 형성하고, 상기 절연막 중 불필요한 부분들을 제거하여 수직 방향(Z 방향)을 따라 배열된 복수의 반도체층(110) 사이에 복수의 중간 절연막(124)이 남도록 할 수 있다.
예시적인 실시예들에서, 복수의 희생층(SL)을 선택적으로 제거하기 위하여, 복수의 반도체층(110) 및 복수의 희생층(SL)의 식각 선택비 차이를 이용할 수 있다. 복수의 희생층(SL)을 선택적으로 제거하기 위하여 액상 또는 기상의 에천트를 포함할 수 있다. 예시적인 실시예들에서, 복수의 희생층(SL)을 선택적으로 제거하기 위하여 CH3COOH 기반 식각액, 예를 들면 CH3COOH, HNO3, 및 HF의 혼합물로 이루어지는 식각액, 또는 CH3COOH, H2O2, 및 HF의 혼합물로 이루어지는 식각액을 이용할 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
도 8a 및 도 8b를 참조하면, 도 7a 및 도 7b의 결과물에서 복수의 제1 트렌치(TR1)를 통해 노출된 복수의 반도체층(110) 각각의 측벽과 복수의 중간 절연막(124) 각각의 측벽을 컨포멀하게 덮도록 게이트 절연막(132)을 형성하고, 복수의 제1 트렌치(TR1) 내에서 게이트 절연막(132)을 컨포멀하게 덮도록 게이트 절연막(132) 상에 게이트 라인(134)을 형성한 후, 상부 절연막(120)의 상면이 노출되고 복수의 제1 트렌치(TR1) 각각의 저면에서 게이트 절연막(132)이 노출되도록 게이트 절연막(132) 및 게이트 라인(134) 각각의 일부를 제거한다. 예시적인 실시예들에서, 게이트 절연막(132) 및 복수의 게이트 라인(134)을 형성하기 위하여 ALD 공정을 이용할 수 있다.
그 후, 게이트 라인(134) 위에서 복수의 제1 트렌치(TR1)를 채우는 매립 절연막(136)을 형성할 수 있다. 매립 절연막(136)의 상면은 상부 절연막(120)의 상면과 동일 평면상에 연장되도록 평탄화될 수 있다.
도 9a 및 도 9b를 참조하면, 도 8a 및 도 8b의 결과물 상에 마스크 패턴(도시 생략)을 형성한 후, 상기 마스크 패턴을 식각 마스크로 이용하여 게이트 라인(134) 및 매립 절연막(136)의 불필요한 부분들을 제거하여, 복수의 반도체층(110) 각각의 일부 영역에서만 복수의 반도체층(110) 각각의 제2 수평 방향(Y 방향) 양 측벽을 덮는 게이트 라인(134) 및 매립 절연막(136)이 남도록 한다. 반도체층(110) 중 게이트 라인(134)으로 덮이는 부분은 채널 영역(CH)(도 2b 내지 도 2c 참조) 및 그 주변의 일부 영역일 수 있다.
그 후, 복수의 제1 트렌치(TR1) 내부의 남은 공간들을 채우는 복수의 수직 절연 패턴(140)을 형성할 수 있다. 복수의 수직 절연 패턴(140)은 복수의 제1 트렌치(TR1) 내에서 게이트 라인(134) 및 매립 절연막(136) 각각의 양 측벽을 덮을 수 있다. 복수의 수직 절연 패턴(140)은 복수의 제1 트렌치(TR1) 내에서 게이트 절연막(132)에 의해 포위되는 부분들을 포함할 수 있다.
복수의 제1 트렌치(TR1) 각각의 제1 수평 방향(X 방향) 양 측에서 복수의 제1 트렌치(TR1)로부터 이격된 위치에 배치되고 제2 수평 방향(Y 방향)으로 길게 연장되는 복수의 제2 트렌치(TR2)를 형성하고, 복수의 제2 트렌치(TR2)를 통해 노출되는 복수의 중간 절연막(124) 각각의 일부를 제거하여 복수의 반도체층(110)의 상면을 일부 노출시키는 복수의 공간을 마련한 후, 상기 복수의 공간을 통해 복수의 반도체층(110)에 불순물을 도핑하여 복수의 반도체층(110)에 각각 소스/드레인 영역(SD1)(도 2d 참조)을 형성할 수 있다. 그 후, 상기 복수의 공간의 각각의 일부를 도전 물질, 예를 들면 금속으로 채워 소스/드레인 영역(SD1)에 접하는 비트 라인(BL)(도 1 및 도 2d 참조)을 형성할 수 있다. 복수의 비트 라인(BL)은 각각 기판 상의 하나의 수평 레벨에 있는 복수의 반도체층(110)에만 연결 가능하도록 형성될 수 있다. 예를 들면, 복수의 비트 라인(BL) 각각의 저면은 복수의 반도체층(110)에 형성된 소스/드레인 영역(SD1)의 상면에 접할 수 있다. 복수의 비트 라인(BL)이 형성된 후, 복수의 제2 트렌치(TR2)를 비트 라인 매립 절연막(160)으로 채울 수 있다.
도 10a, 도 10b, 및 도 10c를 참조하면, 도 9a 및 도 9b의 결과물에서 복수의 반도체층(110) 각각의 일부 영역을 복수의 커패시터(170)로 치환한다. 이를 위하여, 도 9a 및 도 9b에서 점선(DL)으로 표시한 영역들로부터 상부 절연막(120), 복수의 반도체층(110), 복수의 중간 절연막(124), 및 하부 절연막(104) 각각의 일부를 제거하여 기판(102)을 노출시키는 복수의 제3 트렌치(TR3)를 형성하고, 복수의 제3 트렌치(TR3)의 내부 측벽으로부터 노출된 복수의 반도체층(110) 각각의 일부를 제거하여 복수의 반도체층(110)의 제1 수평 방향(X 방향) 폭을 감소시킨다. 그 결과, 하부 절연막(104)과 최저 레벨의 중간 절연막(124)과의 사이, 복수의 중간 절연막(124) 각각의 사이, 및 최상 레벨의 중간 절연막(124)과 상부 절연막(120)과의 사이에는 감소된 폭을 가지는 복수의 반도체층(110)의 일단을 노출시키는 복수의 인덴트 영역(IND)이 형성될 수 있다. 복수의 인덴트 영역(IND) 중 최저 레벨의 인덴트 영역(IND)은 하부 절연막(104)과 최저 레벨의 중간 절연막(124)에 의해 수직 방향(Z 방향)에서의 높이가 한정될 수 있다. 복수의 인덴트 영역(IND) 중 최상 레벨의 인덴트 영역(IND)은 최상 레벨의 중간 절연막(124)과 상부 절연막(120)에 의해 수직 방향(Z 방향)에서의 높이가 한정될 수 있다. 복수의 인덴트 영역(IND) 중 최저 레벨의 인덴트 영역(IND)과 최상 레벨의 인덴트 영역(IND)과의 사이에 있는 복수의 인덴트 영역(IND)은 각각 수직 방향(Z 방향)에서 서로 이웃하는 2 개의 중간 절연막(124)에 의해 수직 방향(Z 방향)에서의 높이가 한정될 수 있다.
또한, 복수의 제3 트렌치(TR3) 중 복수의 제1 트렌치(TR1)와 중첩되는 부분에서, 복수의 제3 트렌치(TR3)를 통해 노출되는 복수의 수직 절연 패턴(140)의 일부와 복수의 게이트 절연막(132)의 일부를 제거하여 복수의 제3 트렌치(TR3)의 제1 수평 방향(X 방향) 폭을 확장시킬 수 있다.
복수의 인덴트 영역(IND)을 통해 노출되는 복수의 반도체층(110) 각각의 일부 영역에 불순물을 도핑하여 소스/드레인 영역(SD2)을 형성할 수 있다. 복수의 반도체층(110) 중 소스/드레인 영역(SD1, SD2)을 제외한 부분은 채널 영역(CH)이 될 수 있다.
복수의 인덴트 영역(IND) 내에 복수의 커패시터(170)를 형성할 수 있다. 예시적인 실시예들에서, 복수의 커패시터(170)를 형성하기 위하여, 먼저 도 10c에 예시한 바와 같이 복수의 인덴트 영역(IND)의 내부에서 노출되는 복수의 반도체층(110) 및 중간 절연막(124) 각각의 노출된 표면을 컨포멀하게 덮는 복수의 제1 전극층(172)을 형성할 수 있다. 복수의 제1 전극층(172)은 복수의 반도체층(110)에 형성된 소스/드레인 영역(SD2)에 접할 수 있다. 이어서, 복수의 제3 트렌치(TR3)를 통해 노출되는 표면들을 컨포멀하게 덮는 유전막(174)를 형성할 수 있다. 유전막(174)은 복수의 제3 트렌치(TR3)를 통해 노출되는 복수의 제1 전극층(172) 각각의 표면, 중간 절연막(124) 각각의 표면, 복수의 상부 절연막(120) 각각의 표면, 복수의 제3 트렌치(TR3) 각각의 저면에서 노출되는 기판(102)의 표면을 컨포멀하게 덮을 수 있다. 그 후, 복수의 인덴트 영역(IND) 및 복수의 제3 트렌치(TR3) 각각의 남은 공간들을 채우는 제2 전극층(176)을 형성할 수 있다.
복수의 커패시터(170)는 수직 방향(Z 방향)에서 서로 다른 두께를 가질 수 있다. 예시적인 실시예들에서, 복수의 커패시터(170)는 기판(102)으로부터 멀어질수록 수직 방향(Z 방향)에서 더 큰 두께를 가질 수 있다.
도 4a 내지 도 10c를 참조하여 설명한 집적회로 소자(100)의 제조 방법에 의하면, 집적회로 소자(100)에 포함된 복수의 메모리 셀(MC)(도 2d 참조)을 구성하는 트랜지스터들에서 기판(102)으로부터의 거리에 따른 전기적 특성 편차를 최소화할 수 있다. 또한, 집적회로 소자(100)에 포함된 복수의 메모리 셀(MC)(도 2d 참조)을 구성하는 복수의 커패시터(170)에서 기판(102)으로부터의 거리에 따른 커패시턴스 산포를 최소화할 수 있다.
도 11a 및 도 11b는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 11a 및 도 11b에는 도 2a의 A - A' 선 단면에 대응하는 부분의 공정 순서에 따른 확대된 단면 구성이 예시되어 있다.
도 11a를 참조하면, 도 4a 및 도 4b를 참조하여 설명한 바와 유사한 방법으로, 기판(102)의 주면(102M) 위에 하부 절연막(104)을 형성하고, 하부 절연막(104) 위에 몰드층(ML4)을 형성한다. 단, 몰드층(ML4)은 복수의 반도체층(110) 및 복수의 희생층(SL41, SL42, ..., SL4n-1, SL4n)이 하나씩 교대로 적층된 구조를 가질 수 있다. 복수의 희생층(SL41, SL42, ..., SL4n-1, SL4n)은 화합물 반도체로 이루어지고, 상기 화합물 반도체를 구성하는 원소들의 함량비는 기판(102)으로부터의 수직 거리에 따라 서로 다를 수 있다.
복수의 반도체층(110)은 수직 방향(Z 방향)에서 서로 다른 두께를 가질 수 있다. 복수의 반도체층(110)에 대한 보다 상세한 구성은 도 2a 내지 도 2d를 참조하여 설명한 바와 같다.
예시적인 실시예들에서, 예시적인 실시예들에서, 복수의 반도체층(110)은 Si, Ge, SiGe, 및 IGZO 중에서 선택되는 제1 반도체 물질로 이루어지고, 복수의 희생층(SL41, SL42, ..., SL4n-1, SL4n)은 상기 제1 반도체 물질과 다른 제2 반도체 물질로 이루어질 수 있다. 예를 들면, 복수의 반도체층(110)은 각각 Si 층으로 이루어지고, 복수의 희생층(SL41, SL42, ..., SL4n-1, SL4n)은 각각 SiGe 층으로 이루어지되, 복수의 희생층(SL41, SL42, ..., SL4n-1, SL4n) 내에서 Ge 함량비는 서로 다를 수 있다. 복수의 희생층(SL41, SL42, ..., SL4n-1, SL4n)은 약 5 원자% 내지 약 60 원자%의 범위 내에서 선택되는 서로 다른 Ge 함량비를 가질 수 있다. 복수의 희생층(SL41, SL42, ..., SL4n-1, SL4n)의 Ge 함량비는 기판(102)에 가까울수록 더 클 수 있다. 예를 들면, 복수의 희생층(SL)을 구성하는 SiGe 층은 약 10 원자% 내지 약 40 원자%의 범위 내에서 선택되는 Ge 함량비를 가질 수 있다. 일 예에서, 복수의 희생층(SL41, SL42, ..., SL4n-1, SL4n) 중 기판(102)에 가장 가까운 최저 레벨의 희생층(SL41)은 Si0 .50Ge0 . 40로 이루어지고, 기판(102)으로부터 가장 먼 최상 레벨의 희생층(SL4n)은 Si0 .75Ge0 .25로 이루어지고, 최저 레벨의 희생층(SL41)과 최상 레벨의 희생층(SL4n)과의 사이에 있는 다른 희생층(SL42, ..., SL4n-1)은 최저 레벨의 희생층(SL41)보다 Ge 함량비가 낮고 최상 레벨의 희생층(SL4n)보다 Ge 함량비가 높은 범위 내에서 기판(102)으로부터의 수직 거리가 증가함에 따라 점차 낮아지는 Ge 함량비를 가지는 SiGe 층으로 이루어질 수 있다.
다른 일부 실시예들에서, 복수의 희생층(SL41, SL42, ..., SL4n-1, SL4n)은 SiGeX (X는 B, P, C, N, 및 As 중에서 선택되는 하나의 원소)로 표시되는 화합물로 이루어지고, 복수의 희생층(SL41, SL42, ..., SL4n-1, SL4n) 내에서의 Ge 함량비는 기판(102)에 가까울수록 더 커질 수 있다.
복수의 희생층(SL41, SL42, ..., SL4n-1, SL4n)은 수직 방향(Z 방향)에서 약 5 nm 내지 약 500 nm의 범위 내에서 선택되는 일정한 두께를 가질 수 있다. 예를 들면, 복수의 희생층(SL41, SL42, ..., SL4n-1, SL4n)은 약 10 nm 내지 약 100 nm의 범위 내에서 선택되는 일정한 두께를 가질 수 있다.
도 5a 및 도 5b를 참조하여 설명한 바와 유사한 방법으로, 몰드층(ML4) 위에 상부 절연막(120)을 형성하고, 상부 절연막(120) 위에 복수의 개구(OP4)를 가지는 마스크 패턴(M4)을 형성한다. 마스크 패턴(M4)에 대한 보다 상세한 구성은 도 5a 및 도 5b를 참조하여 마스크 패턴(M1)에 대하여 설명한 바와 같다.
도 11b를 참조하면, 도 6a 및 도 6b를 참조하여 복수의 몰드 패턴(MP)을 형성하는 방법에 대하여 설명한 바와 유사한 방법으로, 도 11a의 결과물에서 마스크 패턴(M41)을 식각 마스크로 이용하여 복수의 개구(OP4)를 통해 상부 절연막(120) 및 몰드층(ML4)을 이방성 식각하여, 복수의 제1 트렌치(TR41)와, 제1 수평 방향(X 방향)으로 길게 연장되는 복수의 몰드 패턴(MP4)을 형성하고, 상부 절연막(120) 상에 남아 있는 마스크 패턴(M4)을 제거한다.
복수의 제1 트렌치(TR41)를 통해 하부 절연막(104)이 노출될 수 있다. 복수의 몰드 패턴(MP4)은 복수의 반도체층(110) 및 복수의 희생층(SL41, SL42, ..., SL4n-1, SL4n) 각각의 이방성 식각 후 남은 부분들을 포함할 수 있다.
복수의 몰드 패턴(MP4)을 형성하기 위하여 몰드층(ML4)을 이방성 식각하는 데 있어서, 복수의 희생층(SL41, SL42, ..., SL4n-1, SL4n) 각각의 Ge 함량비가 클수록 식각 속도가 더 큰 식각 분위기를 이용할 수 있다. 예시적인 실시예들에서, 상기 식각 분위기는 NH3, HF, 및 Ar을 포함하는 식각 가스, NH3, ClF3, 및 Ar을 포함하는 식각 가스, CF4 및 Ar을 포함하는 식각 가스, 또는 Cl2, BCl3, 및 Ar을 포함하는 식각 가스를 포함할 수 있으나, 상기 식각 분위기가 상기 예시한 바에 한정되는 것은 아니다.
상기한 바와 같이 SiGe 층 내에서의 Ge 함량비가 클수록 식각 속도가 더 큰 식각 분위기를 이용하여 몰드층(ML4)을 이방성 식각한 결과 얻어진 몰드 패턴(MP4)의 측벽은 도 6b에 예시한 몰드 패턴(MP)의 측벽에 비해 기판(102)의 주면(102M)의 법선을 따르는 평면에 더 가까워질 수 있다. 따라서, 몰드 패턴(MP4)의 저면과 상면에서 제2 수평 방향(Y)을 따르는 폭 차이가 최소화될 수 있다.
그 후, 도 7a 및 도 7b를 참조하여 설명한 바와 유사한 방법으로, 도 11b의 결과물에서 몰드 패턴(MP4)에 포함된 복수의 희생층(SL41, SL42, ..., SL4n-1, SL4n)을 복수의 중간 절연막(124)으로 치환한 후, 도 8a 내지 도 10c를 참조하여 설명한 공정들을 수행하여 본 발명의 기술적 사상에 의한 집적회로 소자를 제조할 수 있다.
이상, 도 6a 내지 도 11b를 참조하여 본 발명의 기술적 사상에 의한 집적회로 소자들의 예시적인 제조 방법들을 설명하였으나, 도 6a 내지 도 11b를 참조하여 설명한 바로부터 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경을 가하여 다양한 구조의 집적회로 소자들을 제조할 수 있다. 예를 들면, 도 3a 및 도 3b에 예시한 집적회로 소자(200)를 제조하기 위하여, 도 4a 및 도 4b를 참조하여 설명한 몰드층(ML) 형성 공정에서 복수의 반도체층(110) 대신 복수의 반도체층(210)을 포함하는 몰드층을 형성하고, 도 6a 및 도 6b를 참조하여 설명한 복수의 제1 트렌치(TR1) 형성 공정에서 식각 공정 조건들을 제어하여 도 3a 및 도 3b에 예시한 바와 같은 단면 프로파일을 가지는 복수의 반도체층(210)이 남도록 할 수 있다. 그 결과 얻어진 결과물에 대하여 도 7a 내지 도 10c를 참조하여 설명한 공정들을 수행하여 도 3a 및 도 3b에 예시한 집적회로 소자(200)를 제조할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
102: 기판, 110: 반도체층, 124: 중간 절연막, 132: 게이트 절연막, 134: 게이트 라인, 170: 커패시터, 172: 제1 전극층, 174: 유전막, 176: 제2 전극층, SL: 희생층.

Claims (20)

  1. 기판 상에 수직 방향으로 서로 오버랩되도록 적층되고 제1 수평 방향을 따라 길게 연장되어 있는 복수의 반도체층을 포함하고,
    상기 복수의 반도체층은 상기 수직 방향에서 서로 다른 두께를 가지는 집적회로 소자.
  2. 제1항에 있어서,
    상기 복수의 반도체 층은 상기 기판으로부터 멀어질수록 상기 수직 방향에서 더 큰 두께를 가지는 집적회로 소자.
  3. 제1항에 있어서,
    상기 복수의 반도체 층은 상기 기판에 가장 가까운 최저 레벨의 반도체층과, 상기 기판으로부터 가장 먼 최상 레벨의 반도체층을 포함하고, 상기 복수의 반도체 층 중 상기 수직 방향에서 가장 큰 두께를 가지는 반도체층은 상기 최저 레벨의 반도체층과 상기 최상 레벨의 반도체층과의 사이에 있는 집적회로 소자.
  4. 제1항에 있어서,
    상기 복수의 반도체층 각각의 사이에 하나씩 개재되고 상기 복수의 반도체층과 상기 수직 방향으로 오버랩되어 있는 복수의 중간 절연막을 더 포함하고,
    상기 복수의 중간 절연막은 상기 기판으로부터 멀어짐에 따라 상기 수직 방향에서 일정한 두께를 가지는 집적회로 소자.
  5. 제1항에 있어서,
    상기 복수의 반도체층에 대면하도록 상기 기판 상에 상기 수직 방향으로 연장된 게이트 라인을 더 포함하고,
    상기 게이트 라인은 상기 기판으로부터 멀어짐에 따라 상기 기판의 주면의 법선을 따르는 평면에 대하여 경사진 방향으로 연장되어 있는 집적회로 소자.
  6. 제1항에 있어서,
    상기 제1 수평 방향에서 상기 복수의 반도체 층의 일단에 접해 있는 복수의 커패시터를 더 포함하고,
    상기 복수의 커패시터는 상기 수직 방향에서 서로 다른 두께를 가지는 집적회로 소자.
  7. 기판 상에서 상호 직교하는 제1 수평 방향 및 제2 수평 방향과, 수직 방향을 따라 반복적으로 배치된 복수의 메모리 셀을 포함하는 메모리 셀 어레이와,
    상기 복수의 메모리 셀 중에서 선택되고 상기 수직 방향으로 서로 오버랩되어 있는 복수의 제1 메모리 셀에 포함되고, 상기 수직 방향으로 서로 오버랩되도록 배치되고, 각각 상기 제1 수평 방향을 따라 서로 이격된 한 쌍의 소스/드레인 영역과 상기 한 쌍의 소스/드레인 영역 사이에 있는 채널 영역을 포함하는 복수의 반도체층을 포함하고,
    상기 복수의 반도체층은 상기 수직 방향에서 서로 다른 두께를 가지는 집적회로 소자.
  8. 제7항에 있어서,
    상기 복수의 반도체 층은 상기 기판으로부터 멀어질수록 상기 수직 방향에서 더 큰 두께를 가지는 집적회로 소자.
  9. 제7항에 있어서,
    상기 복수의 메모리 셀은 상기 제1 수평 방향에서 상기 복수의 반도체 층의 일단에 연결된 복수의 커패시터를 더 포함하고,
    상기 복수의 커패시터는 수직 방향으로 서로 오버랩되도록 배치되고 상기 수직 방향에서 서로 다른 두께를 가지는 집적회로 소자.
  10. 기판 상에서 상호 직교하는 제1 수평 방향 및 제2 수평 방향과, 수직 방향을 따라 반복적으로 배치된 복수의 메모리 셀과,
    상기 복수의 메모리 셀 각각에 하나씩 포함된 복수의 반도체층을 포함하고,
    상기 복수의 반도체층은 상기 기판으로부터 멀어질수록 상기 수직 방향에서 더 큰 두께를 가지는 집적회로 소자.
  11. 제10항에 있어서,
    상기 복수의 메모리 셀은 상기 제1 수평 방향에서 상기 복수의 반도체층 각각의 일단에 접하는 복수의 커패시터를 더 포함하고,
    상기 복수의 커패시터는 상기 기판으로부터 멀어질수록 상기 수직 방향에서 더 큰 두께를 가지는 집적회로 소자.
  12. 기판 상에 복수의 반도체층 및 복수의 희생층이 하나씩 교대로 적층된 몰드층을 형성하되, 상기 복수의 반도체층은 수직 방향에서 서로 다른 두께를 가지도록 상기 몰드층을 형성하는 단계와,
    상기 몰드층을 이방성 식각하여 상기 복수의 반도체층 및 상기 복수의 희생층 각각을 관통하는 복수의 제1 트렌치와, 제1 수평 방향으로 길게 연장되는 복수의 몰드 패턴을 형성하는 단계를 포함하는 집적회로 소자의 제조 방법.
  13. 제12항에 있어서,
    상기 몰드층을 형성하는 단계에서, 상기 복수의 반도체층은 상기 기판으로부터 멀어질수록 상기 수직 방향에서 더 큰 두께를 가지도록 형성되는 집적회로 소자의 제조 방법.
  14. 제12항에 있어서,
    상기 몰드층을 형성하는 단계에서, 상기 복수의 반도체층은 각각 Si 층으로 이루어지고, 상기 복수의 희생층은 각각 SiGe 층으로 이루어지고, 상기 복수의 희생층 내에서 Ge 함량비는 일정한 집적회로 소자의 제조 방법.
  15. 제12항에 있어서,
    상기 몰드층을 형성하는 단계에서, 상기 복수의 반도체층은 각각 Si 층으로 이루어지고, 상기 복수의 희생층은 각각 SiGe 층으로 이루어지고, 상기 복수의 희생층 내에서 Ge 함량비는 상기 기판에 가까울수록 더 큰 집적회로 소자의 제조 방법.
  16. 제12항에 있어서,
    상기 복수의 몰드 패턴을 형성하는 단계에서, 상기 복수의 제1 트렌치를 통해 노출되는 상기 복수의 반도체층 각각의 측벽들은 상기 기판의 주면의 법선을 따르는 평면에 대하여 0 보다 더 큰 사잇각을 가지도록 기울어진 경사면으로 이루어지고, 상기 제1 수평 방향에 수직인 제2 수평 방향에서 상기 복수의 반도체층 각각의 폭은 상기 기판으로부터 멀어질수록 점차 작아지는 집적회로 소자의 제조 방법.
  17. 기판 상에 서로 다른 두께를 가지는 복수의 반도체층과 일정한 두께를 가지는 복수의 희생층이 하나씩 교대로 적층된 몰드층을 형성하는 단계와,
    상기 몰드층을 이방성 식각하여 상기 복수의 반도체층 및 상기 복수의 희생층 각각의 일부를 포함하고 제1 수평 방향으로 길게 연장되는 몰드 패턴을 형성하는 단계와,
    상기 몰드 패턴에서 상기 복수의 반도체층 각각의 제1 부분의 일단이 노출되도록 상기 복수의 반도체층 각각의 제2 부분을 제거하는 단계와,
    상기 복수의 반도체층 각각의 상기 제1 부분의 일단에 접하는 복수의 커패시터를 형성하는 단계를 포함하는 집적회로 소자의 제조 방법.
  18. 제17항에 있어서,
    상기 몰드층을 형성하는 단계에서, 상기 복수의 반도체층은 상기 기판으로부터 멀어질수록 수직 방향에서 더 큰 두께를 가지도록 형성되는 집적회로 소자의 제조 방법.
  19. 제17항에 있어서,
    상기 몰드층을 형성하는 단계에서, 상기 복수의 희생층은 각각 Ge를 포함하는 화합물 반도체층으로 이루어지고, 상기 복수의 희생층 내에서 Ge 함량비는 상기 기판에 가까울수록 더 큰 집적회로 소자의 제조 방법.
  20. 기판 상에 상기 기판으로부터 멀어질수록 더 큰 두께를 가지는 복수의 Si 층과 일정한 두께를 가지는 복수의 SiGe 층이 하나씩 교대로 적층된 몰드층을 형성하는 단계와,
    상기 몰드층을 이방성 식각하여 상기 복수의 Si 층 및 상기 복수의 SiGe 층 각각의 일부를 포함하고, 제1 수평 방향으로 길게 연장되는 몰드 패턴을 형성하는 단계와,
    상기 몰드 패턴에서 상기 복수의 SiGe 층을 복수의 중간 절연막으로 치환하는 단계와,
    상기 복수의 Si 층 각각의 일부를 제거하여 상기 복수의 중간 절연막에 의해 수직 방향에서의 높이가 한정되는 복수의 인덴트 영역을 형성하는 단계와,
    상기 복수의 인덴트 영역 내에 복수의 커패시터를 형성하는 단계를 포함하는 집적회로 소자의 제조 방법.
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