JP2002314072A - 高誘電体薄膜を備えた半導体装置及びその製造方法並びに誘電体膜の成膜装置 - Google Patents

高誘電体薄膜を備えた半導体装置及びその製造方法並びに誘電体膜の成膜装置

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oxide
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dielectric film
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Abstract

(57)【要約】 【課題】ＭＯＳＦＥＴのゲート絶縁膜やＤＲＡＭのキャ
パシタ絶縁膜として十分な性能を有する高誘電体薄膜を
備えた半導体装置及びその製造方法並びに誘電体膜の成
膜装置の提供。 【解決手段】シリコン基板１上に、Ａｌ２Ｏ３等の非晶
質金属酸化物からなる第１の誘電体膜３とＺｒＯ２、Ｈ
ｆＯ２等の結晶性酸化物からなる第２の誘電体膜４とＡ
ｌ２Ｏ３等の非晶質金属酸化物からなる第３の誘電体膜
６とを含む３層構造の誘電体膜を介して、Ｓｉ又はＳｉ
Ｇｅからなるゲート電極５ｂが形成された積層構造を有
するものであり、結晶性酸化物とＳｉとの間に非晶質金
属酸化物を介在させることにより、結晶性酸化物を均一
な膜厚で形成すると共に、電極形成時の還元雰囲気や不
純物イオン注入及び熱処理工程におけるＺｒ等とＳｉと
の反応を抑制し、リーク電流の増大や容量の低下を回避
する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、高誘電体薄膜を備
えた半導体装置及びその製造方法並びに誘電体膜の成膜
装置に関する。
【０００２】
【従来の技術】シリコン酸化膜はプロセス上の安定性や
絶縁特性に優れ、ＭＯＳＦＥＴ（Metal-Oxide-Semicond
uctor Field-Effect Transistor）のゲート絶縁膜材料
として広く用いられてきたが、近年、半導体装置の微細
化、高集積化によりゲート絶縁膜の薄膜化が求められて
おり、スケーリング則の要請からシリコン酸化膜は数ｎ
ｍ以下の膜厚で成膜することが必要となっている。しか
し、この様な極薄のシリコン酸化膜をゲート絶縁膜とし
て用いた場合、ゲートバイアス印加時のトンネル電流が
ソース／ドレイン電流に対して無視できない値となり、
ＭＯＳＦＥＴの高性能化と低消費電力化における大きな
課題となる。
【０００３】そこで、実効的なゲート絶縁膜の膜厚を薄
くし、かつ、トンネル電流を抑える方法として、比誘電
率３．９であるシリコン酸化膜に代えて、比誘電率６以
上の薄膜材料をゲート絶縁膜に用いる方法が検討されて
いる。この種の高誘電体薄膜材料としては、Ａｌ
２Ｏ３、ＺｒＯ２やＨｆＯ２、およびＹ２Ｏ３などの希
土類元素酸化物、さらにはランタノイド系元素の酸化物
が候補材料として挙げられる。
【０００４】ここで、上記高誘電率膜をゲート絶縁膜と
して用いた従来のＭＯＳＦＥＴについて、図９及び図１
０を参照して説明する。図９は非晶質酸化物である酸化
アルミニウム（Ａｌ２Ｏ３）１８をゲート絶縁膜として
用い、その上層に金属からなるゲート電極５ａを形成し
た構造を示す図であり、図１０はシリコン酸化膜１７を
介して結晶性酸化物である酸化ジルコニウム（Ｚｒ
Ｏ２）１９を形成し、その上層に金属からなるゲート電
極５ａ形成した構造を示す図である。
【０００５】このような比誘電率が１０程度のＡｌ２Ｏ
３や誘電率が２５程度のＺｒＯ２を用いることによっ
て、シリコン酸化膜のみで誘電体層を構成する場合に比
べてＳｉＯ２換算膜厚を小さくすることができる。
【０００６】
【発明が解決しようとする課題】上記高誘電体薄膜はゲ
ート絶縁膜として優れた特性を有するが、これらの高誘
電体薄膜の中でも比誘電率の大きいＺｒＯ２等のような
結晶性酸化物は、Ｓｉ上に直接形成しようとするとアイ
ランド化してしまい、膜厚が均一にならないという問題
がある。そこで、ゲート絶縁膜としてこのような結晶性
酸化物を用いる場合には、図１０に示すようにシリコン
基板１との界面にシリコン酸化膜１７を形成する必要が
ある。
【０００７】しかしながら、結晶性酸化物に比べて比誘
電率が著しく低いシリコン酸化膜１７が界面に形成され
ると、実効的な絶縁層厚（換算膜厚）が増加し、更に、
シリコン酸化膜１７は酸素を通しやすいため、後の熱処
理工程で酸素がシリコン基板１界面に供給されてシリコ
ン酸化膜が成長してしまい、例えば、換算膜厚で１ｎｍ
（１０Å）程度の絶縁膜を形成しようとしても、シリコ
ン酸化膜１７が０．６ｎｍ（６Å）程度にまで成長して
しまい、ゲート絶縁膜として所望の性能を得ることがで
きなくなってしまう。
【０００８】そこで、結晶性酸化物に代えて、図９に示
すようにシリコン基板１上に直接形成することができる
Ａｌ２Ｏ３のような非晶質金属酸化物を形成することも
できるが、非晶質酸化物の比誘電率はシリコン酸化膜１
７よりも大きいものの高々１０程度であり、ＺｒＯ２の
ような結晶性酸化物に比べて遙かに小さく、今後の更な
る半導体装置の微細化に対応することは困難である。
【０００９】また、シリコン酸化膜１７を介して結晶性
酸化物を形成したとしても、その上層に形成するゲート
電極をＳｉ又はＳｉＧｅで形成する場合には、Ｓｉ又は
ＳｉＧｅ成膜時の還元雰囲気がＺｒＯ２の粒界に作用し
てＺｒＯ２が部分的に還元されてしまったり、Ｓｉ又は
ＳｉＧｅに対して行う不純物イオン注入やアニールの際
にＺｒとＳｉとが反応し、その結果、誘電体膜の絶縁容
量が低下したり、ショートによりリーク電流が増大する
という問題がある。
【００１０】更に、このような問題はＭＯＳＦＥＴのゲ
ート絶縁膜に限らず、ＤＲＡＭ（Dynamic Random Acces
s Memory）のキャパシタの絶縁膜に関しても同様に生じ
る。すなわち、ＤＲＡＭ等の半導体記憶装置においても
高集積化に伴い、キャパシタが占有できる面積は小さく
なる一方で、ソフトエラー耐性等の信頼性を向上させる
ためにキャパシタ容量の増加が望まれている。
【００１１】キャパシタの容量を増加させる方法とし
て、キャパシタにＨＳＧ（Hemi-Spherical Grains）を
形成する方法等があり、ＨＳＧ技術を用いることによっ
て、平坦な面に比べて２倍以上の表面積を有するキャパ
シタを形成することができる。しかしながら、キャパシ
タの面積を増加させるだけではＤＲＡＭの高集積化に対
応できず、キャパシタ絶縁膜として上記高誘電体材料を
用いる方法が検討されているが、ポリシリコンからなる
下部電極上に上記結晶性酸化物を形成する場合や、結晶
性酸化物上にポリシリコンからなる上部電極を形成する
構造のキャパシタでは、やはり結晶性酸化物を下部電極
上に直接形成することができないという問題や、結晶性
酸化物上に上部電極を形成すると絶縁容量の低下を招い
てしまうという問題が生じる。
【００１２】本発明は、上記問題点に鑑みてなされたも
のであって、その主たる目的は、ＭＯＳＦＥＴのゲート
絶縁膜やＤＲＡＭのキャパシタ絶縁膜として十分な性能
を有する高誘電体薄膜を備えた半導体装置及びその製造
方法並びに誘電体膜の成膜装置を提供することにある。
【００１３】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体装置は、Ｓｉ上に誘電体膜を介して
金属又は金属窒化物からなる電極が形成されてなる構造
を少なくとも一部に有する半導体装置において、前記誘
電体膜が、前記Ｓｉ側から、非晶質金属酸化物と結晶性
酸化物とで構成されるものである。
【００１４】また、本発明の半導体装置は、Ｓｉ上に誘
電体膜を介してＳｉ又はＳｉＧｅからなる電極が形成さ
れてなる構造を少なくとも一部に有する半導体装置にお
いて、前記誘電体膜が、前記Ｓｉ側から、第１の非晶質
酸化物と結晶性酸化物と第２の非晶質酸化物とで構成さ
れるものである。
【００１５】本発明においては、前記非晶質金属酸化物
が、Ａｌ２Ｏ３を含む金属酸化物であり、また、前記第
１の非晶質酸化物が、ＳｉＯ２又はＡｌ２Ｏ３を含む金
属酸化物であり、前記第２の非晶質酸化物が、Ａｌ２Ｏ
３を含む金属酸化物である構成とすることができ、前記
非晶質金属酸化物又は前記非晶質酸化物の膜厚が、２〜
２０Åの範囲、又は、５〜１０Åの範囲であることが好
ましい。
【００１６】また、本発明においては、前記結晶性酸化
物が、ＺｒＯ２、ＨｆＯ２、ＴｉＯ ２、Ｔａ２Ｏ５、Ｂ
ＳＴ、ＳＴＯ、ＰＺＴのいずれか一又は二以上の積層に
より構成され、前記結晶性酸化物の膜厚が、１０〜５０
Åの範囲であることが好ましい。
【００１７】また、本発明においては、前記誘電体膜の
内、前記非晶質金属酸化物又は少なくとも前記Ｓｉ側に
配設される前記非晶質酸化物が、ＡＬＤにより形成され
た膜であることが好ましい。
【００１８】本発明のＭＯＳＦＥＴは、上記誘電体膜
が、ゲート絶縁膜として形成されているものである。
【００１９】また、本発明のＤＲＡＭは、上記誘電体膜
が、キャパシタの容量絶縁膜として形成されているもの
である。
【００２０】また、本発明の製造方法は、Ｓｉ上に、非
晶質金属酸化物と結晶性酸化物とからなる誘電体膜と、
金属又は金属窒化物からなる電極とを形成する半導体装
置の製造方法であって、前記非晶質金属酸化物を成膜す
る前に、前記Ｓｉ表面を水素で終端する工程と、成膜装
置内で前記Ｓｉ表面の水素を脱離した後、前記非晶質金
属酸化物を成膜する工程とを含むものである。
【００２１】また、本発明の製造方法は、Ｓｉ上に、第
１の非晶質酸化物と結晶性酸化物と第２の非晶質酸化物
とからなる誘電体膜と、Ｓｉ又はＳｉＧｅからなる電極
とを形成する半導体装置の製造方法であって、前記第１
の非晶質酸化物を形成する前に、前記Ｓｉ表面を水素で
終端する工程と、成膜装置内で前記Ｓｉ表面の水素を脱
離した後、前記第１の非晶質酸化物を成膜する工程とを
含むものである。
【００２２】更に、本発明の成膜装置は、試料表面に終
端した水素を脱離する加熱チャンバと、前記試料の搬送
を行う搬送チャンバと、原子層レベルで誘電体膜を成膜
する成膜チャンバとを備えたものである。
【００２３】このように、本発明は上記構成により、結
晶性酸化物をアイランド化することなくＳｉ上に均一な
膜厚で形成し、かつ、リーク電流の増加や容量の低下を
防止することができる。
【００２４】
【発明の実施の形態】本発明に係る高誘電体薄膜を備え
た半導体装置は、その好ましい一実施の形態において、
Ｓｉ上に、Ａｌ２Ｏ３等の非晶質金属酸化物からなる第
１の誘電体膜及びＺｒＯ２、ＨｆＯ２等の結晶性酸化物
からなる第２の誘電体膜の２層構造、又は、その上にＡ
ｌ２Ｏ３等の非晶質金属酸化物からなる第３の誘電体膜
を含む３層構造の誘電体膜を介して、金属又はＳｉ等か
らなる電極が形成された積層構造を有するものであり、
結晶性酸化物とＳｉとの間に非晶質金属酸化物を介在さ
せることにより、結晶性酸化物を均一な膜厚で形成する
と共に、電極形成時の還元雰囲気や不純物イオン注入及
び熱処理工程におけるＺｒ等とＳｉとの反応を抑制し、
リーク電流が増大や容量が低下を回避することができ
る。
【００２５】
【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して説明する。
【００２６】［実施例１］まず、本発明の第１の実施例
に係る高誘電体薄膜を備えた半導体装置及びその製造方
法について、図１及び図２を参照して説明する。図１
は、ＭＯＳＦＥＴのゲート部の構造を模式的に示す断面
図であり、図２はその製造方法の一部を示す工程断面図
である。なお、本実施例は実施の形態に示した積層構造
の高誘電体薄膜をＭＯＳＦＥＴのゲート絶縁膜に適用し
た例について記載するものであり、ゲート部以外につい
ては一般的なＭＯＳＦＥＴと同様の構造であるため、説
明は省略する。
【００２７】図１に示すように、本実施例のＭＯＳＦＥ
Ｔは、所定の不純物を注入したソース・ドレイン領域２
が形成されたシリコン基板１上に、Ａｌ２Ｏ３等の非晶
質金属酸化物からなる第１の誘電体膜３とＺｒＯ２等の
結晶性酸化物からなる第２の誘電体薄膜４とが積層さ
れ、その上に金属からなるゲート電極５ａが形成されて
いる。
【００２８】従来技術で説明したように、比誘電率の高
いＺｒＯ２等の結晶性酸化物は、シリコン基板１上に直
接形成するとアイランド化してしまい均一な膜厚に形成
することができない。そこで、従来はシリコン酸化膜を
介して結晶性酸化物を形成していたが、比誘電率の低い
シリコン酸化膜が介在すると積層構造の誘電体膜全体の
比誘電率は著しく低下してしまい、ゲート絶縁膜として
所望の性能を得ることができない。
【００２９】一方、本願発明者の知見によれば、ＺｒＯ
２のような結晶性酸化物はシリコン基板１上には直接、
均一な膜厚で形成することはできないが、Ａｌ２Ｏ３等
の非晶質金属酸化物の上であれば、アイランド化するこ
となく平坦に形成できることを確認している。そこで、
ＺｒＯ２等の結晶性酸化物とシリコン基板１との間にＡ
ｌ２Ｏ３等の非晶質金属酸化物を介在させる構造とすれ
ば、シリコン酸化膜を用いなくてもシリコン基板１上に
結晶性酸化物を形成することが可能となる。
【００３０】上記構造においては、Ａｌ２Ｏ３の比誘電
率がシリコン酸化膜に比べて大きいため、積層膜全体と
して換算膜厚を小さくすることができると共に、Ａｌ２
Ｏ３は酸素を通しにくい性質を有しているため、その上
層に配設する結晶性酸化物やゲート電極を形成する際の
高温雰囲気においてもシリコン基板１に酸素が供給され
ることがなく、界面におけるシリコン酸化膜の形成を抑
制することができ、従来例のように、シリコン酸化膜の
膜厚が増加すると言う問題を回避することができる。
【００３１】上記積層構造のゲート絶縁膜を形成する具
体的方法について、図２を参照して説明する。まず、図
２（ａ）に示すように、ＬＯＣＯＳ法あるいはＳＴＩ法
等によりシリコン基板１に素子分離絶縁膜（図示せず）
を形成した後、素子分離絶縁膜により分離された素子領
域にＤＨＦ処理を施し、シリコン基板１表面を水素終端
する。この水素終端処理は、シリコン基板１表面に酸化
膜が形成されるのを防ぎ、表面を清浄な状態に維持する
ために行うものである。
【００３２】次に、図２（ｂ）に示すように、試料をＡ
ＬＤ（Atomic-Layer Deposition）装置（ＡＬＥ装置と
も呼ばれる）に投入し、例えば、４００℃程度の温度で
加熱してシリコン基板１表面の水素を脱離させた後、Ａ
ｌ（ＣＨ３）３とＯ３又はＨ ２Ｏとを原料ガスとして導
入し、３００℃程度の温度でＡｌ２Ｏ３を２〜２０Å
（０．２〜２ｎｍ）、好ましくは５〜１０Å（０．５〜
１ｎｍ）形成する。このＡｌ２Ｏ３はその上層に形成す
るＺｒＯ２のシード層として機能すると共に酸素バリア
としても働き、その後の熱処理工程によってシリコン基
板１界面にシリコン酸化膜が成長することを防止するこ
とができる。
【００３３】なお、Ａｌ２Ｏ３は熱ＣＶＤ法やスパッタ
法で形成することができるが、比誘電率が結晶性酸化物
に比べて小さいことから、その膜厚は極力薄くかつ均一
に形成する必要があり、その観点からＡＬＤを用いて成
膜することが好ましい。
【００３４】次に、図２（ｃ）に示すように、ＡＬＤ装
置内に、ＺｒＣｌ４とＯ３又はＨ２Ｏとを原料ガスとし
て導入し、３００℃程度の温度でＺｒＯ２を１０〜５０
Å（１〜５ｎｍ）形成する。ＺｒＯ２の成長に際して、
Ａｌ２Ｏ３がシード層として機能するために、Ａｌ２Ｏ
３上に均一に成膜することができ、シリコン基板に直接
成長したときに生じるアイランド化を防止することがで
きる。
【００３５】なお、ＺｒＯ２はＡｌ２Ｏ３に比べて成膜
する膜厚が厚いため、成膜方法はＡＬＤ法に限定され
ず、熱ＣＶＤ法やスパッタ法で形成してもよい。また、
膜厚は積層膜全体として要求される性能を達成できるよ
うに、下層のＡｌ２Ｏ３の膜厚を考慮して適宜調整すれ
ばよい。また、ＺｒＯ２に代えてＨｆＯ２を成膜する場
合には、原料ガスとしてＨｆＣｌ４とＯ３又はＨ２Ｏと
を用い、３００℃程度の温度条件で成膜することができ
る。
【００３６】その後、図２（ｄ）に示すように、Ｔｉ
Ｎ、Ａｌ、Ｒｕ等の金属又は金属窒化物からなるゲート
電極５ａをスパッタ法により堆積した後、公知のリソグ
ラフィ技術、エッチング技術を用いてゲート電極５ａ、
ＺｒＯ２（第２の誘電体膜４）、Ａｌ２Ｏ３（第１の誘
電体膜３）を順次パターニングして、ＭＯＳＦＥＴのゲ
ート部を形成する。その後、所定の不純物イオンを注入
してソース・ドレイン領域２を形成する。
【００３７】このように、本実施例のＭＯＳＦＥＴのゲ
ート構造及びその製造方法によれば、比誘電率の高いＺ
ｒＯ２等の結晶性誘電体膜を形成するに際し、Ａｌ２Ｏ
３等の非晶質誘電体膜を下地膜として形成しておくこと
により、Ａｌ２Ｏ３がＺｒＯ ２のシード層として働くた
め、ＺｒＯ２を均一な膜厚で成膜することができ、ま
た、Ａｌ２Ｏ３が酸素バリアとなるため、ＺｒＯ２やゲ
ート電極５ａの成膜時の熱処理によってシリコン基板１
界面にシリコン酸化膜が成長することを防止することが
できる。そして、比誘電率の低いシリコン酸化膜を形成
する必要がないため、換算膜厚を小さくすることがで
き、高集積化に対応可能な高誘電体薄膜を形成すること
ができる。
【００３８】［実施例２］次に、本発明の第２の実施例
に係る等誘電率薄膜を備えた半導体装置及びその製造方
法について、図３乃至図５を参照して説明する。図３
は、ＭＯＳＦＥＴのゲート部の構造を模式的に示す断面
図であり、図４は、その製造方法の一部を示す工程断面
図である。また、図５は、ＭＯＳＦＥＴのゲート部の他
の構造を模式的に示す断面図である。
【００３９】図３に示すように、本実施例のＭＯＳＦＥ
Ｔは、所定の不純物イオンを注入したソース・ドレイン
領域が形成されたシリコン基板１上にＡｌ２Ｏ３等の非
晶質金属酸化物からなる第１の誘電体膜３とＺｒＯ２等
の結晶性酸化物からなる第２の誘電体膜４とＡｌ２Ｏ３
等の非晶質金属酸化物からなる第３の誘電体膜６とが積
層され、その上にＳｉ又はＳｉＧｅ等からなるゲート電
極５ｂが形成されている。
【００４０】前記した第１の実施例で説明したように、
ＺｒＯ２等の結晶性酸化物はシリコン基板１上には直接
平坦に形成することができないが、Ａｌ２Ｏ３等の非晶
質金属酸化物の上であれば、アイランド化することなく
平坦に形成できるため、ＺｒＯ２等の結晶性酸化物とシ
リコン基板１との間にＡｌ２Ｏ３等の非晶質金属酸化物
からなる第１の誘電体膜３を介在させている。
【００４１】更に、ゲート電極５ｂとしてＳｉ又はＳｉ
Ｇｅを用いる場合、ＺｒＯ２上に直接Ｓｉ又はＳｉＧｅ
を形成すると、成膜時の還元雰囲気がＺｒＯ２の粒界に
作用してＺｒＯ２が部分的に還元されてしまい、その結
果リーク電流が増大するという問題が生じる。そこで、
本実施例では、ＺｒＯ２の上に更にＡｌ２Ｏ３等の非晶
質金属酸化物からなる第３の誘電体膜６を形成し、Ｓｉ
又はＳｉＧｅ電極形成時の還元雰囲気にＺｒＯ２が直に
接することを防止し、上記問題を回避している。
【００４２】上記積層構造のゲート絶縁膜を形成する具
体的方法について、図４を参照して説明すると、前記し
た第１の実施例と同様に、ＬＯＣＯＳ法あるいはＳＴＩ
法等によりシリコン基板１に素子分離絶縁膜を形成した
後、素子分離絶縁膜により分離された素子領域にＤＨＦ
処理を施し、シリコン基板１表面を水素終端する（図４
（ａ）参照）。
【００４３】次に、図４（ｂ）に示すように、試料をＡ
ＬＤ装置に導入し、例えば、４００℃程度の温度で加熱
してシリコン基板１表面の水素を脱離させた後、Ａｌ
（ＣＨ ３）３とＯ３又はＨ２Ｏとを原料ガスとして導入
し、３００℃程度の温度でＡｌ ２Ｏ３を２〜２０Å、好
ましくは５〜１０Åの膜厚で形成する。このＡｌ２Ｏ３
は、前記した第１の実施例と同様に、その上層に形成す
るＺｒＯ２のシード層として機能すると共に、酸素バリ
アとしても働き、その後の工程の熱処理によってシリコ
ン基板界面にシリコン酸化膜が成長することを防止する
ことができる。なお、Ａｌ２Ｏ３は熱ＣＶＤ法やスパッ
タ法で形成することができるが、膜質の均一性を確保す
るためにＡＬＤを用いることが好ましい。また、Ａｌ２
Ｏ３に代えてシリコン基板１に５〜１０Åのごく薄い熱
酸化膜を形成しても良い。
【００４４】次に、図４（ｃ）に示すように、ＡＬＤ装
置にＺｒＣｌ４とＯ３又はＨ２Ｏとを原料ガスとして導
入し、３００℃程度の温度条件でＺｒＯ２を１０〜５０
Åの膜厚で形成する。なお、ＺｒＯ２はＡｌ２Ｏ３に比
べて成膜する膜厚が厚いため、成膜方法はＡＬＤ法に限
定されず、熱ＣＶＤ法やスパッタ法で形成してもよい。
【００４５】前記した第１の実施例では、ＺｒＯ２の上
に金属又は金属窒化物からなるゲート電極を形成した
が、本実施例ではゲート電極５ｂとしてＳｉ又はＳｉＧ
ｅを用いるため、上述したようにＺｒＯ２の上に直接ゲ
ート電極５ｂを形成することができない。そこで、図４
（ｄ）に示すように、ＡＬＤ装置に再びＡｌ（ＣＨ３）
３とＯ３又はＨ２Ｏとを導入し、３００℃程度の温度条
件でＡｌ２Ｏ３を所定の膜厚で形成することを特徴とし
ている。なお、このＡｌ２Ｏ３は、熱ＣＶＤ法やスパッ
タ法で形成してもよく、その膜厚は積層膜全体として所
望の性能を達成できるように適宜設定すればよい。
【００４６】その後、図４（ｅ）に示すように、Ｓｉ、
ＳｉＧｅ等をＣＶＤ法により堆積し、不純物イオンの注
入と熱処理とを行うが、その際、ＺｒＯ２上に直接Ｓ
ｉ、ＳｉＧｅを形成する場合には電極形成時の還元雰囲
気でＺｒＯ２が還元されたりＺｒＯ２とＳｉが反応し
て、リーク電流が増加したり容量が低下するという問題
が生じるが、本実施例では、ＺｒＯ２とＳｉ又はＳｉＧ
ｅとの間にＡｌ２Ｏ３が介在しているため、ＺｒＯ２が
還元雰囲気に曝されるのを防止し、また、ＺｒＯ２とＳ
ｉとの反応を抑制するために、上記問題を回避すること
ができる。
【００４７】その後、公知のリソグラフィ技術、エッチ
ング技術を用いてゲート電極５ｂ、Ａｌ２Ｏ３（第３の
誘電体膜６）、ＺｒＯ２（第２の誘電体膜４）、Ａｌ２
Ｏ３（第１の誘電体膜３）を順次パターニングして本実
施例のゲート構造を形成する。
【００４８】このように、本実施例のＭＯＳＦＥＴのゲ
ート構造及びその製造方法によれば、ＺｒＯ２等の結晶
性誘電体膜を形成するに際し、Ａｌ２Ｏ３等の非晶質誘
電体膜を下地膜及び保護膜として形成することにより、
ＺｒＯ２を均一な膜厚で形成することができると共に、
Ｓｉ又はＳｉＧｅからなるゲート電極形成時の還元雰囲
気や不純物イオン注入及び熱処理によってＺｒＯ２が反
応してリーク電流が増大したり容量が低下するという問
題を回避することができる。
【００４９】なお、上記各実施例では、シリコン界面に
シリコン酸化膜が形成されていない構造について記載し
たが、本発明では下層に形成するＡｌ２Ｏ３からなる第
１の誘電体膜３が酸素バリアとして働くため、後の熱処
理工程でシリコン界面にシリコン酸化膜が成長する恐れ
がない。従って、積層膜全体として所望の性能を達成で
きる限りにおいて、シリコン界面（例えば、図５
（ａ）、（ｂ）に示すようにシリコン基板１と第１の誘
電体膜３との間、又は図５（ｃ）に示すようにシリコン
基板１と第１の誘電体膜３との間及び第３の誘電体膜６
とゲート電極５ｂとの間）にシリコン酸化膜１７が介在
する構成としても良い。
【００５０】また、上記実施例では、積層構造の誘電体
膜をゲート絶縁膜として用いる例について説明したが、
本発明は上記実施例に限定されるものではなく、比誘電
率の高い誘電体膜を必要とする任意の半導体装置に適用
することができ、例えば、後述する第３の実施例に示す
ようにＤＲＡＭ等のキャパシタ絶縁膜として本発明の高
誘電体薄膜を適用しても良い。
【００５１】［実施例３］次に、本発明の第３の実施例
に係る高誘電体薄膜を備えた半導体装置及びその製造方
法について、図６及び図７を参照して説明する。図６
は、ＤＲＡＭのキャパシタの構造を模式的に示す断面図
であり、図７は、その製造方法の一部を示す工程断面図
である。なお、本実施例は前記した第１及び第２の実施
例に示した積層誘電体膜構造をＤＲＡＭのキャパシタ、
特に、誘電体膜の上部電極及び下部電極のそれぞれにポ
リシリコン等の半導体を用いたＳＩＳ（Semiconductor
Insulator Semiconductor）構造のキャパシタに適用し
た例について記載するものである。
【００５２】図６に示すように、本実施例のＤＲＡＭ
は、絶縁膜８が形成されたシリコン基板１にプラグ７が
埋設され、その上層には例えば、不純物を添加したポリ
シリコン等からなる下部電極９が接続されている。そし
て、下部電極９の上には前記した第２の実施例に示した
Ａｌ２Ｏ３／ＺｒＯ２／Ａｌ２Ｏ３の積層構造の誘電体
層３、４、６が形成され、更にその上層には不純物を添
加したポリシリコン等からなる上部電極１０が設けられ
ている。
【００５３】上記構造のＤＲＡＭの製造方法について図
７を参照して説明する。なお、キャパシタ以外の部分は
一般的なＤＲＡＭと同様の構造であるため、説明は省略
する。まず、図７（ａ）に示すように、トランジスタ
（図示せず）が形成されたシリコン基板１に絶縁膜８を
形成した後、所定の開口を形成し、例えばＣＶＤ法によ
り不純物を含有したポリシリコンを堆積して開口内部を
埋設し、開口部外部に堆積したポリシリコンをドライエ
ッチングにより除去してプラグ７を形成する。
【００５４】次に、図７（ｂ）に示すように、その上層
に、例えばＣＶＤ法等により不純物を添加したポリシリ
コンを堆積した後、所定の形状に加工して下部電極９を
形成し、その後、ＤＨＦ処理を施して下部電極９表面を
水素終端する。
【００５５】次に、図７（ｃ）に示すように、試料をＡ
ＬＤ装置に投入し、例えば、４００℃程度の温度で加熱
して下部電極９表面の水素を脱離させた後、前記した第
２の実施例と同様に、Ａｌ２Ｏ３（第１の誘電体膜３）
を２〜２０Å、好ましくは５〜１０Å、ＺｒＯ２（第２
の誘電体膜４）を１０〜５０Å、Ａｌ２Ｏ３（第３の誘
電体膜６）を所定の膜厚で順次形成する。
【００５６】なお、原料ガスとしては、Ａｌ２Ｏ３は、
Ａｌ（ＣＨ３）３とＯ３又はＨ２Ｏを、ＺｒＯ２は、Ｚ
ｒＣｌ４とＯ３又はＨ２Ｏを用い、共に３００℃程度の
温度条件で成膜する。また、第１の誘電体膜３であるＡ
ｌ２Ｏ３は膜質の均一性を確保するためにＡＬＤで形成
することが好ましいが、ＺｒＯ２及び第３の誘電体膜６
であるＡｌ２Ｏ３はＡＬＤ法に限定されず、熱ＣＶＤ法
やスパッタ法で形成してもよい。
【００５７】その後、図７（ｄ）に示すように、ＣＶＤ
法によりポリシリコンを堆積した後、不純物イオンの注
入、熱処理を施し、公知のリソグラフィ技術、エッチン
グ技術を用いて上部電極１０をパターニングして本実施
例のＤＲＡＭのキャパシタが形成される。
【００５８】このように、本実施例のＤＲＡＭのキャパ
シタ構造及びその製造方法によれば、ＺｒＯ２等の結晶
性誘電体膜を形成するに際し、Ａｌ２Ｏ３等の非晶質誘
電体膜を下地膜及び保護膜として形成することにより、
ＺｒＯ２を均一な膜厚で形成することができると共に、
ポリシリコンからなる上部電極１０形成時の還元雰囲気
や不純物イオン注入及び熱処理によってＺｒＯ２が反応
してリーク電流が増大したり容量が低下するという問題
を回避することができる。
【００５９】なお、上記の実施例は、キャパシタの上部
電極１０及び下部電極９のそれぞれにポリシリコン等の
半導体を用いたＳＩＳ構造について記載したが、本発明
は上部電極１０又は下部電極９の少なくとも一方にポリ
シリコンを用いる構造に適用することができ、例えば、
下部電極９にポリシリコンを用いる場合には下部電極９
とＺｒＯ２との間にＡｌ２Ｏ３（第１の誘電体膜３）を
介在させてＺｒＯ２を均一な膜厚で成膜することがで
き、また、上部電極１０にポリシリコンを用いる場合に
は上部電極１０とＺｒＯ２との間にＡｌ２Ｏ３（第３の
誘電体膜６）を介在させてＺｒＯ２とポリシリコンとの
反応を抑制し、リーク電流の増加や容量の低下を防止す
ることができる。
【００６０】また、上記第１乃至第３の実施例では、非
晶質誘電体としてＡｌ２Ｏ３を用い、結晶性誘電体膜と
してＺｒＯ２を用いた例について記載したが、本発明は
上記実施例に限定されるものではなく、非晶質誘電体と
してＡｌ２Ｏ３にＨｆＯ２、ＺｒＯ２、Ｌａ２Ｏ３、Ｙ
２Ｏ３などを添加した複合誘電体を用いることもでき、
結晶性誘電体膜としてＨｆＯ２、ＴｉＯ２、Ｔａ
２Ｏ５、ＢＳＴ（チタン酸バリウムストロンチウム）、
ＳＴＯ（チタン酸ストロンチウム）、ＰＺＴ（ジルコン
酸チタン酸鉛）等を用いることもできる。
【００６１】［実施例４］次に、本発明の第４の実施例
に係る高誘電体薄膜の成膜装置について、図８を参照し
て説明する。図８は、ＡＬＤ装置の構造を模式的に示す
図である。なお、本実施例は前記した第１乃至第３の実
施例に示した高誘電体薄膜を形成する装置について記載
するものである。
【００６２】本発明の積層構造の誘電体膜は、ＭＯＳＦ
ＥＴの微細化や耐絶縁性向上、ＤＲＡＭキャパシタの容
量増大を目的として薄くかつ均一に形成することを特徴
とするものであり、特に、下地層となるＡｌ２Ｏ３（第
１の誘電体膜３）は、積層膜全体の換算膜厚を小さく
し、その上層に形成するＺｒＯ２等の結晶性誘電体膜の
膜厚を均一にするために、Åオーダーで制御する必要が
あり、そのために膜厚を原子層レベルで制御可能なＡＬ
Ｄ装置を用いることが好ましいが、ＡＬＤ装置でシリコ
ン基板上にＡｌ２Ｏ３を成膜するにあたって、シリコン
表面に終端された水素を脱離する必要がある。
【００６３】この水素脱離処理は、例えば、４００℃以
上の温度雰囲気で処理が行われるのに対し、Ａｌ２Ｏ３
の成膜は３００℃程度であり、一般的なＡＬＤ装置を用
いてこれらの処理を連続して行うとすると、一旦試料の
温度を４００℃以上に上げて水素脱離処理を行い、その
後、試料の温度が３００度程度まで下がるまで待ってか
ら成膜を行わなければならない。そしてこの一連の動作
をウェハ毎に行うとすると、ＡＬＤ装置での処理工数が
増加し、半導体装置のコストの上昇を招いてしまう。
【００６４】そこで本実施例では、図８に示すように、
ＡＬＤ装置に処理待ち及び処理済みの試料を格納する試
料導入室１３、試料に所定の膜を成膜する反応室１２、
試料を順次搬送する搬送系に加え、水素の脱離処理を行
う水素脱離室１１を設け、水素脱離室１１において加熱
ランプ１６で水素脱離処理を施すことにより、処理温度
の異なる水素脱離処理と誘電体膜の成膜とを連続して処
理することを可能とするものである。このように、成膜
処理と前処理を行うチャンバを別々に設けることによっ
て、温度が安定するまで待つことなく、連続して処理を
行うことができるため、半導体装置の処理工数を削減
し、半導体装置の製造コストを低減することができる。
【００６５】なお、本実施例はＡＬＤ装置について記載
したが、本発明は、成膜温度と水素脱離処理等の前処理
の温度とが異なる工程、特に、成膜温度よりも水素脱離
処理等の前処理の温度が高く設定される工程に使用され
る任意の成膜装置、例えば、減圧ＣＶＤ装置、常圧ＣＶ
Ｄ装置、プラズマＣＶＤ装置、エピタキシャル装置等に
適用することができる。
【００６６】
【発明の効果】以上説明したように、本発明の高誘電体
薄膜を備えた半導体装置及びその製造方法によれば、高
誘電体薄膜として、ＺｒＯ２等の結晶性酸化物／Ａｌ２
Ｏ３等の非晶質金属酸化物の２層構造、又は、Ａｌ２Ｏ
３等の非晶質金属酸化物／ＺｒＯ２等の結晶性酸化物／
Ａｌ２Ｏ３等の非晶質金属酸化物の３層構造を適用する
ことにより、結晶性酸化物をアイランド化することなく
均一な膜厚で形成することができ、また、ＳｉＯ２換算
膜厚の増加を防ぐことができる。
【００６７】その理由は、Ａｌ２Ｏ３がＺｒＯ２のシー
ド層として働くため、ＺｒＯ２を均一に成長させること
ができるからであり、また、Ａｌ２Ｏ３が酸素バリアと
して働くため、シリコン基板又はポリシリコンに酸素が
供給されて界面にシリコン酸化膜が形成されるのを防止
することができるからである。
【００６８】また、高誘電体薄膜をＡｌ２Ｏ３等の非晶
質金属酸化物／ＺｒＯ２等の結晶性酸化物／Ａｌ２Ｏ３
等の非晶質金属酸化物の３層構造にすることによって、
リーク電流の増加や容量の低下を防止することができ
る。
【００６９】その理由は、ＺｒＯ２の上にＡｌ２Ｏ３を
設けることによって、上層のポリシリコン又はＳｉＧｅ
の成膜時にＺｒＯ２が還元雰囲気に曝されるのを防止
し、不純物イオン注入や熱処理工程においてＳｉとＺｒ
との反応を抑制することができるからである。
【００７０】更に、本発明の高誘電体薄膜の成膜装置に
よれば、水素脱離処理及び誘電体薄膜の成膜にかかる工
数を削減し、半導体装置のコストを低減することができ
る。
【００７１】その理由は、本発明のＡＬＤ装置では、反
応室に隣接してランプ加熱により水素の脱離を行う水素
脱離室を別途設け、試料を順次水素脱離室から反応室に
搬送することによって加熱温度が異なる場合であっても
温度が安定するまで待つことなく、連続して処理を行う
ことができるからである。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係るＭＯＳＦＥＴのゲ
ート部の構造を模式的に示す断面図である。
【図２】本発明の第１の実施例に係るＭＯＳＦＥＴのゲ
ート部の製造方法を示す工程断面図である。
【図３】本発明の第２の実施例に係るＭＯＳＦＥＴのゲ
ート部の構造を模式的に示す断面図である。
【図４】本発明の第２の実施例に係るＭＯＳＦＥＴのゲ
ート部の製造方法を示す工程断面図である。
【図５】本発明の第２の実施例に係るＭＯＳＦＥＴのゲ
ート部の他の構造を模式的に示す断面図である。
【図６】本発明の第３の実施例に係るＤＲＡＭのキャパ
シタ部の構造を模式的に示す断面図である。
【図７】本発明の第３の実施例に係るＤＲＡＭのキャパ
シタ部の製造方法を示す工程断面図である。
【図８】本発明の第４の実施例に係るＡＬＤ装置の構造
を模式的に示す断面図である。
【図９】従来のＭＯＳＦＥＴのゲート部の構造を模式的
に示す断面図である。
【図１０】従来のＭＯＳＦＥＴのゲート部の構造を模式
的に示す断面図である。
【符号の説明】
１ シリコン基板 ２ ソース・ドレイン領域 ３ 第１の誘電体膜（Ａｌ２Ｏ３） ４ 第２の誘電体膜（ＺｒＯ２） ５ａ ゲート電極（メタル） ５ｂ ゲート電極（Ｓｉ又はＳｉＧｅ） ６ 第３の誘電体膜（Ａｌ２Ｏ３） ７ プラグ ８ 絶縁膜 ９ 下部電極（ポリシリコン） １０ 上部電極（ポリシリコン） １１ 水素脱離室 １２ 反応室 １３ 試料導入室 １４ 真空排気系 １５ 反応ガス導入系 １６ 加熱ランプ １７ シリコン酸化膜 １８ Ａｌ２Ｏ３ １９ ＺｒＯ２
フロントページの続き Ｆターム(参考） 4K030 AA01 AA11 BA42 BA43 BB05 CA04 CA12 JA01 5F058 BA06 BA11 BA20 BD01 BD05 BF24 BF27 BF29 BF80 BJ01 5F083 AD56 AD60 GA06 JA02 JA06 JA14 JA15 MA06 MA17 NA01 5F140 AA02 AA19 AA24 AA39 BA01 BD01 BD02 BD11 BD12 BD13 BE01 BE09 BE10 BF01 BF04 BF05 BF10 BG28 BG30 BG32 BG37 BK13

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】Ｓｉ上に誘電体膜を介して金属又は金属窒
    化物からなる電極が形成されてなる構造を少なくとも一
    部に有する半導体装置において、 前記誘電体膜が、前記Ｓｉ側から、非晶質金属酸化物と
    結晶性酸化物とで構成されることを特徴とする半導体装
    置。
  2. 【請求項２】Ｓｉ上に誘電体膜を介してＳｉ又はＳｉＧ
    ｅからなる電極が形成されてなる構造を少なくとも一部
    に有する半導体装置において、 前記誘電体膜が、前記Ｓｉ側から、第１の非晶質酸化物
    と結晶性酸化物と第２の非晶質酸化物とで構成されるこ
    とを特徴とする半導体装置。
  3. 【請求項３】前記非晶質金属酸化物が、Ａｌ２Ｏ３を含
    む金属酸化物であることを特徴とする請求項１記載の半
    導体装置。
  4. 【請求項４】前記第１の非晶質酸化物が、ＳｉＯ２又は
    Ａｌ２Ｏ３を含む金属酸化物であり、前記第２の非晶質
    酸化物が、Ａｌ２Ｏ３を含む金属酸化物であることを特
    徴とする請求項２記載の半導体装置。
  5. 【請求項５】前記非晶質金属酸化物又は前記非晶質酸化
    物の膜厚が、２〜２０Åの範囲であることを特徴とする
    請求項３又は４に記載の半導体装置。
  6. 【請求項６】前記非晶質金属酸化物又は前記非晶質酸化
    物の膜厚が、５〜１０Åの範囲であることを特徴とする
    請求項３又は４に記載の半導体装置。
  7. 【請求項７】前記結晶性酸化物が、ＺｒＯ２、Ｈｆ
    Ｏ２、ＴｉＯ２、Ｔａ２Ｏ５、ＢＳＴ、ＳＴＯ、ＰＺＴ
    のいずれか一又は二以上の積層により構成されることを
    特徴とする請求項１乃至６のいずれか一に記載の半導体
    装置。
  8. 【請求項８】前記結晶性酸化物の膜厚が、１０〜５０Å
    の範囲であることを特徴とする請求項７記載の半導体装
    置。
  9. 【請求項９】前記誘電体膜の内、前記非晶質金属酸化物
    又は少なくとも前記Ｓｉ側に配設される前記非晶質酸化
    物が、ＡＬＤにより形成された膜であることを特徴とす
    る請求項１乃至８のいずれか一に記載の半導体装置。
  10. 【請求項１０】請求項１乃至９のいずれか一に記載の前
    記誘電体膜が、ゲート絶縁膜として形成されていること
    を特徴とするＭＯＳＦＥＴ。
  11. 【請求項１１】請求項１乃至９のいずれか一に記載の前
    記誘電体膜が、キャパシタの容量絶縁膜として形成され
    ていることを特徴とするＤＲＡＭ。
  12. 【請求項１２】Ｓｉ上に、非晶質金属酸化物と結晶性酸
    化物とからなる誘電体膜と、金属又は金属窒化物からな
    る電極とを形成する半導体装置の製造方法であって、 前記非晶質金属酸化物を成膜する前に、前記Ｓｉ表面を
    水素で終端する工程と、成膜装置内で前記Ｓｉ表面の水
    素を脱離した後、前記非晶質金属酸化物を成膜する工程
    とを含むことを特徴とする半導体装置の製造方法。
  13. 【請求項１３】Ｓｉ上に、第１の非晶質酸化物と結晶性
    酸化物と第２の非晶質酸化物とからなる誘電体膜と、Ｓ
    ｉ又はＳｉＧｅからなる電極とを形成する半導体装置の
    製造方法であって、 前記第１の非晶質酸化物を形成する前に、前記Ｓｉ表面
    を水素で終端する工程と、成膜装置内で前記Ｓｉ表面の
    水素を脱離した後、前記第１の非晶質酸化物を成膜する
    工程とを含むことを特徴とする半導体装置の製造方法。
  14. 【請求項１４】前記非晶質金属酸化物が、Ａｌ２Ｏ３を
    含む金属酸化物であることを特徴とする請求項１２記載
    の半導体装置の製造方法。
  15. 【請求項１５】前記第１の非晶質酸化物が、ＳｉＯ２又
    はＡｌ２Ｏ３を含む金属酸化物であり、前記第２の非晶
    質酸化物が、Ａｌ２Ｏ３を含む金属酸化物であることを
    特徴とする請求項１３記載の半導体装置の製造方法。
  16. 【請求項１６】前記結晶性酸化物を、ＺｒＯ２、ＨｆＯ
    ２、ＴｉＯ２、Ｔａ２Ｏ５、ＢＳＴ、ＳＴＯ、ＰＺＴの
    いずれか一又は二以上の積層により形成することを特徴
    とする請求項１２乃至１５のいずれか一に記載の半導体
    装置の製造方法。
  17. 【請求項１７】前記水素脱離処理と前記成膜とを、ＡＬ
    Ｄ装置により行うことを特徴とする請求項１２乃至１６
    のいずれか一に記載の半導体装置の製造方法。
  18. 【請求項１８】請求項１２乃至１７のいずれか一に記載
    の方法により、前記誘電体膜をゲート絶縁膜として形成
    することを特徴とするＭＯＳＦＥＴの製造方法。
  19. 【請求項１９】請求項１２乃至１７のいずれか一に記載
    の方法により、前記誘電体膜をキャパシタの容量絶縁膜
    として形成することを特徴とするＤＲＡＭの製造方法。
  20. 【請求項２０】試料表面に終端した水素を脱離する加熱
    チャンバと、前記試料の搬送を行う搬送チャンバと、原
    子層レベルで誘電体膜を成膜する成膜チャンバとを備え
    たことを特徴とする誘電体膜の成膜装置。
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