KR100722989B1 - 캐패시터 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 캐패시터의 유전율 및 누설 전류 특성을 개선하여 유전 용량을 확보하는데 적합한 캐패시터 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 캐패시터는 하부 전극; 상기 하부 전극 상에 결정질 지르코늄산화막과 비정질 알루미늄산화막이 적층된 유전막; 및 상기 유전막 상의 상부 전극을 제공하며, 이에 따라 본 발명은 고유전막 물질인 지르코늄산화막(ZrO2)의 결정성을 유지하고, 비정질 알루미늄산화막(Al2O3)을 적층으로 사용하여 유전율을 증가시키고, 누설 전류 특성은 감소시켜, 캐패시터의 특성을 개선하는 효과가 있다.
지르코늄산화막(ZrO2), 알루미늄산화막(Al2O3), 유전막, 캐패시터

Description

캐패시터 및 그 제조 방법{CAPACITOR AND METHOD OF MANUFACTURING THE SAME}
도 1은 종래 기술에 따른 캐패시터 제조 방법을 도시한 단면도,
도 2는 박막의 두께에 다른 거칠기(Rms)를 나타낸 그래프와 TEM 사진,
도 3은 박막의 두께에 따른 결정화 정도를 나타낸 그래프,
도 4는 본 발명의 제1실시예에 따른 캐패시터 구조를 도시한 도면,
도 5는 본 발명의 제2실시예에 따른 캐패시터 구조를 도시한 도면,
도 6은 본 발명의 제3실시예에 따른 캐패시터 구조를 도시한 도면,
도 7은 본 발명의 제4실시예에 따른 캐패시터 구조를 도시한 도면,
도 8은 본 발명의 제5실시예에 따른 캐패시터 구조를 도시한 도면,
도 9는 본 발명의 제6실시예에 따른 캐패시터 구조를 도시한 도면,
도 10은 본 발명의 제7실시예에 따른 캐패시터 구조를 도시한 도면,
도 11은 본 발명의 제8실시예에 따른 캐패시터 구조를 도시한 도면,
도 12는 본 발명에 제1실시예∼제8실시예에 따른 원자층 증착법의 개략도를 나타낸 도면,
도 13은 본 발명의 제9실시예에 따른 캐패시터 구조를 도시한 도면,
도 14는 본 발명의 제10실시예에 따른 캐패시터 구조를 도시한 도면,
도 15는 본 발명의 제9실시예∼제10실시예에 따른 원자층 증착의 개략도를 나타낸 도면.
본 발명은 반도체 제조 기술에 관한 것으로, 특히 누설 전류를 낮게 제어할 수 있는 유전막을 구비한 캐패시터 및 그 제조 방법에 관한 것이다.
최근 60㎚급 이하의 DRAM 소자를 위한 캐패시터 유전막으로 ZrO2 박막을 단원자층(Atomic Layer Deposition; 이하 'ALD')으로 형성하고자 하는 연구가 매우 활발하게 이루어지고 있다.
그러나, 지르코늄산화막(ZrO2)을 ALD로 형성하면 매우 낮은 온도(∼300℃)에서도 결정화(crystallization)되어, 단일막으로 사용할 경우 누설 전류 특성이 매우 취약한 단점이 있다.
따라서, 결정화를 억제하기 위하여 결정화 온도가 매우 높은 알루미늄산화막(Al2O3)과 적층한 라미네이트(Laminate) 구조 또는 미세하게 혼합하여 합금(Alloy) 형태로 사용하고자 하고 있다.
도 1은 종래 기술에 따른 캐패시터 구조를 도시한 단면도이다.
도 1에 도시된 바와 같이, 하부 전극(11) 상에 비정질 지르코늄산화막(12a)과 비정질 알루미늄산화막(12b)이 적층된 구조의 유전막(12)이 형성되고, 유전막(12) 상에 상부 전극(13)이 형성된다.
그러나, 상술한 종래 기술은 지르코늄산화막(ZrO2)과 알루미늄산화막(Al2O3)이 기본적으로 비정질 상태이므로, 상대 유전율(Relative dielectric constant)이 작아 유전 용량(Capacitance)을 확보하기 위해서는 두께를 감소시켜야 하며, 이 경우 누설 전류가 취약해지는 문제가 있어서 실제로 적용하기에 매우 어려운 문제가 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 캐패시터의 유전율 및 누설 전류 특성을 개선하여 유전 용량을 확보하는데 적합한 캐패시터 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 특징적인 본 발명의 캐패시터는 하부 전극, 상기 하부 전극 상에 결정질 지르코늄산화막과 비정질 알루미늄산화막이 적층된 유전막, 및 상기 유전막 상의 상부 전극을 제공한다.
또한, 본 발명의 캐패시터는 하부 전극, 상기 하부 전극 상에 결정질 지르코 늄산화막과 지르코늄알루미늄산화막이 적층된 유전막, 및 상기 유전막 상의 상부 전극을 제공한다.
또한, 본 발명의 캐패시터 제조 방법은 하부 전극을 형성하는 단계, 상기 하부 전극 상에 결정질 지르코늄산화막과 비정질 알루미늄산화막이 적층된 유전막을 형성하는 단계, 및 상기 유전막 상에 상부 전극을 형성하는 단계를 포함한다.
또한 본 발명의 캐패시터 제조 방법은 하부 전극을 형성하는 단계, 상기 하부 전극 상에 결정질 지르코늄산화막과 비정질 알루미늄산화막이 적층된 유전막을 형성하는 단계, 및 상기 유전막 상에 상부 전극을 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 실시예를 설명하기 위한 박막 두께에 따른 거칠기를 나타낸 그래프(a)와 TEM 사진(b)이다.
도 2에 도시된 바와 같이, 도 2에서 (a)는 ALD법으로 300℃의 온도 분위기에서 형성한 지르코늄산화막의 두께에 따른 거칠기를 Rms로 나타낸 것이다. 그래프에서 보는 바와 같이, 지르코늄산화막의 두께가 증가할수록 표면 거칠기가 증가하는 것을 알 수 있다.
더 자세히 보면, 지르코늄산화막의 두께가 45Å일 때, 거칠기가 급격히 증가하는 것을 알 수 있다. 이는, 지르코늄산화막이 결정화가 진행되면서 발생하는 현 상으로, TEM 사진(b)에서 확인할 수 있다.
그래프에서 'A'는 지르코늄산화막의 비정질 상태를 나타낸 것이고, 'B'는 결정질 상태를 나타낸 것이다.
TEM 사진(b)은 45Å 이하에서 지르코늄산화막은 비정질 상태('A')로 유전율이 낮지만, 그 이상의 두께는 결정질 상태('B')로 높은 유전율 값을 나타낸다.
그러나, 비정질 박막은 유전율은 낮지만, 누설 전류에 있어서, 취약한 결정립계가 없기 때문에 누설 전류를 낮게 할 수 있는 장점이 있는 반면, 결정질 박막은 유전율은 높지만 결정화되어, 결정립계에 의한 누설 전류가 큰 단점이 있다.
이러한, 현상은 알루미늄산화막의 경우에는 결정화 온도가 매우 높기 때문에 900℃가 되기까지는 발생하지 않는다. 상기한 지르코늄산화막의 상태와 알루미늄산화막의 상태를 적절히 이용하면 유전율은 높이면서도 누설 전류는 낮게 제어할 수 있다.
도 3은 지르코늄산화막(ZrO2)과 알루미늄산화막(Al2O3)의 두께에 따른 결정화 정도를 나타낸 그래프로서, 'A'영역은 지르코늄산화막과 알루미늄산화막이 모두 비정질 상태를 나타내고, 'B'영역은 지르코늄산화막은 결정화되고 알루미늄산화막은 비정질화 상태를 나타내고, 'C'영역은 지르코늄산화막과 알루미늄산화막이 모두 결정화 상태로 구분한다.
먼저, 'A'영역은 지르코늄산화막과 알루미늄산화막이 모두 비정질 상태이고, 각각 막의 비정질 상태에서의 유전율을 나타내기 때문에, 유전율은 낮으나 반면에 결정립계가 없어서 누설 전류가 매우 낮은 특성을 갖는다.
이어서, 'B'영역은 지르코늄산화막은 결정화되어 있고, 알루미늄산화막은 비정질화 상태를 나타내는데, 알루미늄산화막과 지르코늄산화막을 적층할 경우, 지르코늄산화막은 결정화되어 있고, 알루미늄산화막은 비정질로 되어 있어, 지르코늄산화막은 매우 높은 유전율을 나타내어 전체 막의 유전율은 매우 높게 하는 것이 가능하다.
또한, 알루미늄산화막은 여전히 비정질 상태로 결정질 지르코늄산화막의 결정립계를 효과적으로 블로킹(Blocking)함으로써 효과적으로 누설 전류를 낮게 제어하는 것이 가능하다.
계속해서, 'C'영역은 지르코늄산화막과 알루미늄산화막 모두 결정화되어 있는 상태로서, 알루미늄산화막까지 결정화되어 전체 박막이 모두 결정질 상태로 유전율은 가장 높게 얻을 수 있으나, 누설 전류에 취약한 결정립계가 효과적으로 블로킹되지 못하여 전체 박막의 누설 전류가 매우 높다.
따라서, 본 발명은 유전율이 높고, 누설 전류를 낮게 제어한 'B' 영역, 즉 결정질 지르코늄산화막과 비정질 알루미늄산화막을 2중막, 3중막, 다층막 또는 혼합막 구조를 캐패시터의 유전막으로 사용한다.
도 4는 본 발명의 제1실시예에 따른 캐패시터 구조를 도시한 도면이다.
도 4에 도시된 바와 같이, 하부 전극 상에 결정질 지르코늄산화막(ZrO2), 비정질 알루미늄산화막(Al2O3)의 순서로 적층된 2중막 구조의 유전막이 형성된다.
이 때, 결정질 지르코늄산화막은 40∼150Å의 두께로, 비정질 알루미늄산화막은 2∼20Å 두께이다.
이어서, 유전막 상에 상부 전극이 형성된다.
상기와 같이, 결정질 지르코늄산화막과 비정질 알루미늄산화막을 적층한 2중막 구조의 유전막을 적용하여 지르코늄산화막의 높은 유전율(∼40)을 구현하고, 캐패시턴스를 획기적으로 향상시키며 누설 전류를 효과적으로 낮출 수 있다.
도 5는 본 발명의 제2실시예에 따른 캐패시터의 구조를 나타낸 도면이다.
도 5에 도시된 바와 같이, 하부 전극 상에 비정질 알루미늄산화막(Al2O3), 결정질 지르코늄산화막(ZrO2)의 순서로 적층된 2중막 구조의 유전막이 형성된다.
이 때, 비정질 알루미늄산화막은 2∼20Å 두께, 결정질 지르코늄산화막은 40∼150Å의 두께이다.
이어서, 유전막 상에 상부 전극이 형성된다.
상기와 같이, 비정질 알루미늄산화막과 결정질 지르코늄산화막을 적층한 2중막 구조의 유전막을 적용하여 지르코늄산화막의 높은 유전율(∼40)을 구현하고, 캐패시턴스를 획기적으로 향상시키며 누설 전류를 효과적으로 낮출 수 있다.
도 6은 본 발명의 제3실시예에 따른 캐패시터의 구조를 나타낸 도면이다.
도 6에 도시된 바와 같이, 하부 전극 상에 결정질 지르코늄산화막(ZrO2), 비정질 알루미늄산화막(Al2O3)의 순서로 적층된 2중막 구조를 소정 횟수 반복(2≤n≤10)한 유전막이 형성된다.
이 때, 결정질 지르코늄산화막은 40∼150Å의 두께로, 비정질 알루미늄산화막은 2∼20Å 두께이다.
이어서, 유전막 상에 상부 전극이 형성된다.
상기와 같이, 결정질 지르코늄산화막과 비정질 알루미늄산화막을 소정 횟수 반복하여 형성한 다중막 구조의 유전막을 적용하여 지르코늄산화막의 높은 유전율(∼40)을 구현하고, 캐패시턴스를 획기적으로 향상시키며 누설 전류를 효과적으로 낮출 수 있다.
도 7은 본 발명의 제4실시예에 따른 캐패시터의 구조를 나타낸 도면이다.
도 7에 도시된 바와 같이, 하부 전극 상에 비정질 알루미늄산화막(Al2O3), 결정질 지르코늄산화막(ZrO2)의 순서로 적층된 2중막 구조를 소정 횟수 반복(2≤n≤10)한 유전막이 형성된다.
이 때, 비정질 알루미늄산화막은 2∼20Å 두께로, 비정질 알루미늄산화막은 40∼150Å 두께이다.
상기와 같이, 비정질 알루미늄산화막과 결정질 지르코늄산화막을 소정 횟수 반복하여 형성한 다중막 구조의 유전막을 적용하여 지르코늄산화막의 높은 유전율(∼40)을 구현하고, 캐패시턴스를 획기적으로 향상시키며 누설 전류를 효과적으로 낮출 수 있다.
도 8은 본 발명의 제5실시예에 따른 캐패시터의 구조를 나타낸 도면이다.
도 8에 도시된 바와 같이, 하부 전극 상에 결정질 지르코늄산화막(ZrO2), 비 정질 알루미늄산화막(Al2O3), 결정질 지르코늄산화막(ZrO2)의 순서로 적층된 3중막 구조의 유전막이 형성된다.
이 때, 결정질 지르코늄산화막은 40∼150Å 두께로, 비정질 알루미늄산화막은 2∼20Å 두께이다.
상기와 같이, 결정질 지르코늄산화막, 비정질 알루미늄산화막, 결정질 지르코늄산화막을 적층한 3중막 구조의 유전막을 적용하여 지르코늄산화막의 높은 유전율(∼40)을 구현하고, 캐패시턴스를 획기적으로 향상시키며 누설 전류를 효과적으로 낮출 수 있다.
도 9는 본 발명의 제6실시예에 따른 캐패시터의 구조를 나타낸 도시한 도면이다.
도 9에 도시된 바와 같이, 하부 전극 상에 비정질 알루미늄산화막(Al2O3), 결정질 지르코늄산화막(ZrO2), 비정질 알루미늄산화막(Al2O3)의 순서로 적층된 3중막 구조의 유전막이 형성된다.
이 때, 비정질 알루미늄산화막은 2∼20Å 두께로, 결정질 지르코늄산화막은 40∼150Å 두께이다.
상기와 같이, 비정질 알루미늄산화막, 결정질 지르코늄산화막, 비정질 알루미늄산화막을 적층한 3중막 구조의 유전막을 적용하여 지르코늄산화막의 높은 유전율(∼40)을 구현하고, 캐패시턴스를 획기적으로 향상시키며 누설 전류를 효과적으로 낮출 수 있다.
도 10은 본 발명의 제7실시예에 따른 캐패시터의 구조를 나타낸 도면이다.
도 10에 도시된 바와 같이, 하부 전극 상에 비정질 알루미늄산화막(Al2O3), 결정질 지르코늄산화막(ZrO2), 비정질 알루미늄산화막(Al2O3)의 순서로 적층된 3중막 구조를 소정 횟수 반복한 유전막이 형성된다.
이 때, 비정질 알루미늄산화막은 2∼20Å 두께로, 결정질 지르코늄산화막은 40∼150Å의 두께이다.
상기와 같이, 결정질 지르코늄산화막, 비정질 알루미늄산화막, 결정질 지르코늄산화막을 적층한 3중막 구조를 소정 횟수 반복하여 형성한 다층 구조의 유전막을 적용하여 지르코늄산화막의 높은 유전율(∼40)을 구현하고, 캐패시턴스를 획기적으로 향상시키며 누설 전류를 효과적으로 낮출 수 있다.
도 11은 본 발명의 제8실시예에 따른 캐패시터 제조 방법을 도시한 도면이다.
도 11에 도시된 바와 같이, 하부 전극 상에 비정질 알루미늄산화막(Al2O3), 결정질 지르코늄산화막(ZrO2), 비정질 알루미늄산화막(Al2O3)의 순서로 적층된 3중막 구조를 소정 횟수 반복한 유전막이 형성된다.
이 때, 비정질 알루미늄산화막은 2∼20Å 두께로, 결정질 지르코늄산화막은 40∼150Å 두께이다.
상기와 같이, 비정질 알루미늄산화막, 결정질 지르코늄산화막, 비정질 알루미늄산화막을 적층한 3중막 구조의 유전막을 소정 횟수 반복하여 지르코늄산화막의 높은 유전율(∼40)을 구현하고, 캐패시턴스를 획기적으로 향상시키며 누설 전류를 효과적으로 낮출 수 있다.
한편, 도 4 내지 도 11에서 상술한 유전막은 ALD로 형성된다.
도 12는 본 발명의 제1 실시예∼제8 실시예에서 제안한 유전막 형성을 위한 원자층 증착법의 개략도를 나타낸 도면이다.
도 12에 도시된 바와 같이, 원자층 증착법으로 유전막을 증착하는 일련의 메카니즘을 나타낸 그래프(왼쪽)와 도면(오른족)이며, 일반적으로 원자층 증착법은 챔버에 웨이퍼를 로딩하고 소스 가스(Source gas)를 주입하는 제 1 단계(a)와 퍼지 가스(Purge gas)를 주입하는 제 2 단계(b)와 반응 가스(Reactant gas)를 주입하는 제 3 단계(c)와 퍼지 가스를 주입하는 제 4 단계(d)로 구성된다.
먼저, 제 1 단계(a)는 소스 가스 주입 단계로서, 웨이퍼(1)를 증착 챔버 내에 로딩시킨 다음, Zr 소스 또는 Al 소스와 같은 소스 가스(2a)를 증착 챔버 내부에 주입하여, 웨이퍼(1) 상에 흡착시킨다.
소스 가스(2a)가 웨이퍼(1) 상에 화학적으로 흡착되어, 웨이퍼(1) 상에 소스 가스층(2)이 형성된다.
이 때, Zr 소스는 Zr(O-tBu)4, Zr[N(CH3)2)]4, Zr[N(C2H5)(CH3)]4, Zr[N(C2H5)2]4, Zr(tmhd)4, Zr(OiC3H7)3(tmhd) 및 Zr(OtBu)4 중에서 선택된 물질을 전구체로 사용하고 있으며 이들 물질을 단독 또는 혼합하여 사용한다.
제 2 단계(b)는 퍼지 가스 주입 단계로서, 증착 챔버 내에 퍼지 가스를 주입 하여 웨이퍼(1)의 표면에 형성된 소스 가스층(2)에 느슨하게 결합되거나 미반응 Zr 또는 Al 소스 가스(2a)를 챔버로부터 제거한다. 따라서, 웨이퍼(1) 상에는 균일한 소스 가스 층(2)만 형성된다.
퍼지 가스는 비활성 가스로서 Ar, He 또는 N2 가스를 단독 또는 혼합하여 사용한다.
제 3 단계(c)는 반응 가스 주입 단계로서, 증착 챔버 내에 반응 가스(3)를 주입한다. 반응 가스(3)는 O3, O2 플라즈마 또는 H2O를 사용한다.
반응 가스(3)를 주입하여 기형성된 소스 가스층(2)과 반응 가스(3a)간의 반응을 유도하여 ZrO2 를 형성한다. 따라서, 웨이퍼(1)의 표면 상에 원자층 단위의 물질이 형성된다. 즉, 소스 가스층(2)와 반응 가스(3a)의 반응을 통하여 웨이퍼(1) 상에 ZrO2가 형성된다.
제 4 단계(d)는 퍼지 가스 주입 단계로서, 증착 챔버 내에 퍼지 가스를 주입하여 미반응 반응 가스 및 반응부산물을 제거한다. 웨이퍼(1) 상에 ZrO2(4)가 균일하게 형성된 것을 알 수 있다.
퍼지 가스는 비활성 가스로서 Ar, He 또는 N2 가스를 단독 또는 혼합하여 사용한다.
이렇게, 소스 가스 주입(제 1 단계), 퍼지 가스 주입(제 2 단계), 반응 가스 주입(제 3 단계) 및 퍼지 가스 주입(제 4 단계)을 한 사이클(1 Cycle)로 하는 공 정을 반복 수행하여 원하는 두께의 원자층을 형성한다.
한편, 원자층 증착 공정은 싱글 웨이퍼(Single Wafer) 타입의 매엽식 장비 또는 배치(Batch) 타입의 퍼니스를 사용하며, 매엽식 장비를 사용하는 경우 200∼350℃의 온도 분위기에서 진행한다.
다음으로, ZrO2(4) 상에 원자층 증착으로 Al2O3를 형성한다. 이 때, 구현 원리는 동일하므로, 같은 도면으로 설명한다.
먼저, 챔버에 웨이퍼를 로딩하고 소스 가스(Source gas)를 주입하는 제 1 단계(a)와 퍼지 가스(Purge gas)를 주입하는 제 2 단계(b)와 반응 가스(Reactant gas)를 주입하는 제 3 단계(c)와 퍼지 가스를 주입하는 제 4 단계(d)로 구성된다.
먼저, 제 1 단계(a)는 소스 가스 주입 단계로서, 웨이퍼(1)를 증착 챔버 내에 로딩시킨 다음, Zr 소스 또는 Al 소스와 같은 소스 가스(2a)를 증착 챔버 내부에 주입하여, 웨이퍼(1) 상에 흡착시킨다.
소스 가스(2a)가 웨이퍼(1) 상에 화학적으로 흡착되어, 웨이퍼(1) 상에 소스 가스층(2)이 형성된다.
이 때, Al 소스는 Al(CH3)3을 전구체로 사용한다.
제 2 단계(b)는 퍼지 가스 주입 단계로서, 증착 챔버 내에 퍼지 가스를 주입하여 웨이퍼(1)의 표면에 형성된 소스 가스층(2)에 느슨하게 결합되거나 미반응 Zr 또는 Al 소스 가스(2a)를 챔버로부터 제거한다. 따라서, 웨이퍼(1) 상에는 균일한 소스 가스 층(2)만 형성된다.
퍼지 가스는 비활성 가스로서 Ar, He 또는 N2 가스를 단독 또는 혼합하여 사용한다.
제 3 단계(c)는 반응 가스 주입 단계로서, 증착 챔버 내에 반응 가스(3)를 주입한다. 반응 가스(3)는 O3, O2 플라즈마 또는 H2O를 사용한다.
반응 가스(3)를 주입하여 기형성된 소스 가스층(2)과 반응 가스(3a)간의 반응을 유도하여 Al2O3 를 형성한다. 따라서, 웨이퍼(1)의 표면 상에 원자층 단위의 물질이 형성된다. 즉, 소스 가스층(2)와 반응 가스(3a)의 반응을 통하여 웨이퍼(1) 상에 Al2O3가 형성된다.
제 4 단계(d)는 퍼지 가스 주입 단계로서, 증착 챔버 내에 퍼지 가스를 주입하여 미반응 산소 공급원 및 반응부산물을 제거한다. 웨이퍼(1) 상에 Al2O3(4)가 균일하게 형성된 것을 알 수 있다.
퍼지 가스는 비활성 가스로서 Ar, He 또는 N2 가스를 단독 또는 혼합하여 사용한다.
이렇게, 소스 가스 주입(제 1 단계), 퍼지 가스 주입(제 2 단계), 반응 가스 주입(제 3 단계) 및 퍼지 가스 주입(제 4 단계)을 한 사이클(1 Cycle)로 하는 공정을 반복 수행하여 원하는 두께의 원자층을 형성한다. 이 때, 기판 온도를 100∼500℃로 유지한다.
이어서, 결정질 지르코늄산화막을 형성하거나, 또는 결정성을 증가시기 위해 열처리를 실시한다. 박막의 열처리는 열처리는 500∼800℃의 온도 분위기에서 산소의 양이 제어된 N2, Ar 또는 진공 분위기에서 실행한다.
이 때, 열처리는 퍼니스(Furnace)열처리 또는 급속열처리(Rapid Thermal Process) 방법으로 진행된다.
한편, 원자층 증착 공정은 싱글 웨이퍼(Single Wafer) 타입의 매엽식 장비 또는 배치(Batch) 타입의 퍼니스를 사용한다.
도 13은 본 발명의 제9실시예에 따른 캐패시터의 구조를 나타낸 도면이다.
도 13에 도시된 바와 같이, 하부 전극 상에 결정질 지르코늄산화막(ZrO2), 비정질 지르코늄알루미늄산화막(ZrAlOx)의 순서로 적층된 유전막을 형성한다.
계속해서, 하부 전극 상에 40∼150Å의 두께의 결정질 지르코늄산화막, 2∼20Å 두께의 비정질 지르코늄알루미늄산화막이 적층된 구조의 유전막을 증착한다.
상기와 같이, 결정질 지르코늄산화막과 비정질 지르코늄알루미늄산화막을 적층한 2중막 구조의 유전막을 적용하여 지르코늄산화막의 높은 유전율(∼40)을 구현하고, 캐패시턴스를 획기적으로 향상시키며 누설 전류를 효과적으로 낮출 수 있다.
도 14는 본 발명의 제10실시예에 따른 캐패시터의 구조를 나타낸 도면이다.
도 14에 도시된 바와 같이, 하부 전극 상에 비정질 지르코늄알루미늄산화막(ZrAlOx), 결정질 지르코늄산화막(ZrO2)의 순서로 적층된 유전막을 형성한다.
이 때, 하부 전극 상에 2∼20Å 두께의 비정질 지르코늄알루미늄산화막, 40∼150Å의 두께의 결정질 지르코늄산화막이 적층된 구조의 유전막이 형성된다.
상기와 같이, 비정질 지르코늄알루미늄산화막과 결정질 지르코늄산화막을 적층한 2중막 구조의 유전막을 적용하여 지르코늄산화막의 높은 유전율(∼40)을 구현하고, 캐패시턴스를 획기적으로 향상시키며 누설 전류를 효과적으로 낮출 수 있다.
도 13과 도 14에 도시된 결정질 지르코늄산화막과 비정질 지르코늄알루미늄산화막은 원자층 증착법으로 형성된다.
도 15는 도 13과 도14에서 적용한 실시예에 따른 원자층 증착도의 개략도를 나타낸 도면이다.
도 15에 도시된 바와 같이, 원자층 증착법으로 유전막을 증착하는 일련의 메카니즘을 나타낸 그래프(왼쪽)와 도면(오른족)이며, 일반적으로 원자층 증착법은 챔버에 웨이퍼를 로딩하고 소스 가스(Source gas)를 주입하는 제 1 단계(a)와 퍼지 가스(Purge gas)를 주입하는 제 2 단계(b)와 반응 가스(Reactant gas)를 주입하는 제 3 단계(c)와 퍼지 가스를 주입하는 제 4 단계(d)로 구성된다.
먼저, 제 1 단계(a)는 소스 가스 주입 단계로서, 웨이퍼(1)를 증착 챔버 내에 로딩시킨 다음, Zr 소스 또는 Al 소스와 같은 소스 가스(2a)를 증착 챔버 내부에 주입하여, 웨이퍼(1) 상에 흡착시킨다.
소스 가스(2a)가 웨이퍼(1) 상에 화학적으로 흡착되어, 웨이퍼(1) 상에 소스 가스층(2)이 형성된다.
이 때, Zr 소스는 Zr(O-tBu)4, Zr[N(CH3)2)]4, Zr[N(C2H5)(CH3)]4, Zr[N(C2H5)2]4, Zr(tmhd)4, Zr(OiC3H7)3(tmhd) 및 Zr(OtBu)4 중에서 선택된 물질을 전 구체로 사용하고 있으며 이들 물질을 단독 또는 혼합하여 사용한다.
계속해서, Al 소스는 Al(CH3)3을 전구체로 사용한다.
제 2 단계(b)는 퍼지 가스 주입 단계로서, 증착 챔버 내에 퍼지 가스를 주입하여 웨이퍼(1)의 표면에 형성된 소스 가스층(2)에 느슨하게 결합되거나 미반응 Zr 또는 Al 소스 가스(2a)를 챔버로부터 제거한다. 따라서, 웨이퍼(1) 상에는 균일한 소스 가스 층(2)만 형성된다.
퍼지 가스는 비활성 가스로서 Ar, He 또는 N2 가스를 단독 또는 혼합하여 사용한다.
제 3 단계(c)는 반응 가스 주입 단계로서, 증착 챔버 내에 반응 가스(3)를 주입한다. 반응 가스(3)는 O3, O2 플라즈마 또는 H2O를 사용한다.
반응 가스(3)를 주입하여 기형성된 소스 가스층(2)과 반응 가스(3a)간의 반응을 유도하여 ZrAlO 를 형성한다. 따라서, 웨이퍼(1)의 표면 상에 원자층 단위의 물질이 형성된다. 즉, 소스 가스층(2)와 반응 가스(3a)의 반응을 통하여 웨이퍼(1) 상에 ZrAlOx이 형성된다.
제 4 단계(d)는 퍼지 가스 주입 단계로서, 증착 챔버 내에 퍼지 가스를 주입하여 미반응 산소 가스 및 반응부산물을 제거한다. 웨이퍼(1) 상에 ZrAlOx(4)가 균일하게 형성된 것을 알 수 있다.
퍼지 가스는 비활성 가스로서 Ar, He 또는 N2 가스를 단독 또는 혼합하여 사 용한다.
이렇게, 소스 가스 주입(제 1 단계), 퍼지 가스 주입(제 2 단계), 반응 가스 주입(제 3 단계) 및 퍼지 가스 주입(제 4 단계)을 한 사이클(1 Cycle)로 하는 공정을 반복 수행하여 원하는 두께의 원자층을 형성한다.
이어서, 결정질 지르코늄산화막을 형성하거나 또는 지르코늄산화막의 결정성을 증가시키기 위하여 유전막 형성 후 500∼800℃의 온도 분위기에서 열처리를 실시한다.
열처리는 퍼니스(Furnace)열처리 또는 급속열처리(Rapid Thermal Process)를 사용하여 진행된다.
한편, 이와 같은 원자층 증착 공정은 싱글 웨이퍼 타입의 매엽식 장비나 배치 타입의 퍼니스를 사용한다.
상술한 바와 같이, 적어도 결정질 지르코늄산화막과 비정질 알루미늄산화막을 포함하는 유전막을 채용하는 캐패시터를 형성하므로써, 캐패시터의 유전율은 증가시키면서 누설 전류는 감소시켜 캐패시터의 특성을 개선할 수 있다. 본 발명의 실시예에서는 결정질 물질로 지르코늄산화막을 사용하였고, 결정화된 하프늄산화막(HfO2) 또는 결정화된 란탄늄산화막(La2O3)도 사용할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여 야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 고유전막 물질인 지르코늄산화막(ZrO2)의 결정성을 유지하고, 비정질 알루미늄산화막(Al2O3)을 적층으로 사용하여 유전율을 증가시키고, 누설 전류 특성은 감소시켜, 캐패시터의 특성을 개선하는 효과가 있다.

Claims (40)

  1. 하부 전극;
    상기 하부 전극 상에 형성되며, 결정질 지르코늄산화막과 비정질 알루미늄산화막이 적층된 유전막; 및
    상기 유전막 상에 형성된 상부 전극
    을 포함하는 캐패시터.
  2. 제1항에 있어서,
    상기 유전막은, 상기 결정질 지르코늄산화막과 상기 비정질 알루미늄산화막의 순서로 적층된 캐패시터.
  3. 제1항에 있어서,
    상기 유전막은, 상기 비정질 알루미늄산화막과 상기 결정질 지르코늄산화막의 순서로 적층된 캐패시터.
  4. 제1항에 있어서,
    상기 유전막은, 결정질 지르코늄산화막, 비정질 알루미늄산화막, 결정질 지르코늄산화막의 ZrO2/Al2O3/ZrO2 3중막 구조로 형성된 캐패시터.
  5. 제1항에 있어서,
    상기 유전막은, 비정질 알루미늄산화막, 결정질 지르코늄산화막, 비정질 알루미늄산화막의 Al2O3/ZrO2/Al2O3 3중막 구조로 형성된 캐패시터.
  6. 제1항에 있어서,
    상기 유전막은, 결정질 지르코늄산화막과 상기 비정질 알루미늄산화막이 번갈아 적층 형성된 (Al2O3/ZrO2)n (2≤n≤10) 구조를 갖는 캐패시터.
  7. 제1항에 있어서,
    상기 유전막은, 상기 비정질 알루미늄산화막과 상기 결정질 지르코늄산화막이 번갈아 적층 형성된 (ZrO2/Al2O3)m (2≤m≤10) 구조를 갖는 캐패시터.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 결정질 지르코늄산화막은 원자층 증착법을 통해 40∼150Å 두께로 형성된 캐패시터.
  9. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 비정질 알루미늄산화막은 원자층 증착법을 통해 2∼20Å의 두께로 형성된 캐패시터.
  10. 하부 전극;
    상기 하부 전극 상에 형성되며, 결정질 지르코늄산화막과 비정질 지르코늄알루미늄산화막이 적층된 유전막; 및
    상기 유전막 상에 형성된 상부 전극
    을 포함하는 캐패시터.
  11. 제10항에 있어서,
    상기 유전막은, 결정질 지르코늄산화막과 상기 지르코늄알루미늄산화막의 순서로 형성된 캐패시터.
  12. 제10항에 있어서,
    상기 유전막은, 상기 지르코늄알루미늄산화막과 상기 결정질 지르코늄산화막의 순서로 형성된 캐패시터.
  13. 제10항 내지 제12항 중 어느 한 항에 있어서,
    상기 결정질 지르코늄산화막은 40∼150Å 두께로 형성된 캐패시터.
  14. 제10항 내지 제12항 중 어느 한 항에 있어서,
    상기 비정질 지르코늄알루미늄산화막은 2∼20Å 두께로 형성된 캐패시터.
  15. 하부 전극을 형성하는 단계;
    상기 하부 전극 상에 결정질 지르코늄산화막과 비정질 알루미늄산화막이 적층된 유전막을 형성하는 단계; 및
    상기 유전막 상에 상부 전극을 형성하는 단계
    를 포함하는 캐패시터 제조 방법.
  16. 제15항에 있어서,
    상기 유전막은, 상기 결정질 지르코늄산화막과 상기 비정질 알루미늄산화막의 순서로 적층 형성하는 캐패시터 제조 방법.
  17. 제15항에 있어서,
    상기 유전막은, 상기 비정질 알루미늄산화막과 상기 결정질 지르코늄산화막의 순서로 적층 형성하는 캐패시터 제조 방법.
  18. 제15항에 있어서,
    상기 유전막은, 결정질 지르코늄산화막, 비정질 알루미늄산화막, 결정질 지르코늄산화막의 순서로 증착하여 ZrO2/Al2O3/ZrO2 3중막 구조로 형성하는 캐패시터 제조 방법.
  19. 제15항에 있어서,
    상기 유전막은, 비정질 알루미늄산화막, 결정질 지르코늄산화막, 비정질 알 루미늄산화막의 순서로 증착하여 Al2O3/ZrO2/Al2O3 3중막 구조로 형성하는 캐패시터 제조 방법.
  20. 제15항에 있어서,
    상기 유전막은, 상기 결정질 지르코늄산화막과 상기 비정질 알루미늄산화막을 번갈아 적층 형성하는 캐패시터 제조 방법.
  21. 제15항에 있어서,
    상기 유전막은, 상기 비정질 알루미늄산화막과 상기 결정질 지르코늄산화막을 번갈아 적층 형성하는 캐패시터 제조 방법.
  22. 제15항에 있어서,
    상기 결정질 지르코늄산화막은 40∼150Å 두께로 형성하는 캐패시터 제조 방법.
  23. 제15항에 있어서,
    상기 비정질 알루미늄산화막은 2∼20Å 두께로 형성하는 캐패시터 제조 방법.
  24. 제15항에 있어서,
    상기 결정질 지르코늄산화막은,
    지르코늄 소스를 흡착시키는 단계;
    상기 지르코늄 소스 중에서 미반응 지르코늄 소스를 제거하기 위한 퍼지 단계;반응 가스를 공급하여 상기 흡착된 지르코늄 소스와의 반응을 유도하여 원자층 단위의 지르코늄산화막을 형성하는 단계; 및
    미반응 반응 가스 및 반응부산물을 제거하기 위한 퍼지 단계를 단위 사이클로 하여 소정 횟수 반복하여 형성하는 캐패시터 제조 방법.
  25. 제24항에 있어서,
    상기 지르코늄 소스를 흡착시키는 단계는,
    Zr(O-tBu)4, Zr[N(CH3)2)]4, Zr[N(C2H5)(CH3)]4, Zr[N(C2H5)2]4, Zr(tmhd)4, Zr(OiC3H7)3(tmhd) 및 Zr(OtBu)4 중에서 선택된 물질을 전구체로 사용하고, 200∼350 ℃의 기판 온도를 유지하는 캐패시터 제조 방법.
  26. 제15항에 있어서,
    상기 비정질 알루미늄산화막은,
    알루미늄 소스를 흡착시키는 단계;
    상기 알루미늄 소스 중에서 미반응 알루미늄 소스를 제거하기 위한 퍼지 단계;반응 가스를 공급하여 상기 흡착된 알루미늄 소스와의 반응을 유도하여 원자층 단위의 알루미늄산화막을 형성하는 단계; 및
    미반응 반응 가스 및 반응부산물을 제거하기 위한 퍼지 단계를 단위 사이클로 하여 소정 횟수 반복하여 형성하는 캐패시터 제조 방법.
  27. 제26항에 있어서,
    상기 알루미늄 소스를 흡착시키는 단계는,
    Al(CH3)3을 전구체로 사용하고, 100∼500℃의 기판 온도를 유지하는 캐패시터 제조 방법.
  28. 제24항 또는 제26항에 있어서,
    상기 반응 가스는,
    O3, O2 플라즈마 또는 H2O 중에서 선택되는 어느 하나를 사용하는 캐패시터 제조 방법.
  29. 제24항 또는 제26항에 있어서,
    상기 퍼지 단계는,
    질소 또는 아르곤을 사용하는 캐패시터 제조 방법.
  30. 제20항 또는 제21항에 있어서,
    상기 결정질 지르코늄산화막과 상기 비정질알루미늄산화막의 적층 횟수는 2∼10회인 캐패시터 제조 방법.
  31. 제18항에 있어서,
    상기 유전막은, 상기 결정질 지르코늄산화막과 상기 비정질 알루미늄산화막을 번갈아 적층 형성하는 캐패시터 제조 방법.
  32. 삭제
  33. 제19항에 있어서,
    상기 유전막은, 상기 비정질 알루미늄산화막과 상기 결정질 지르코늄산화막을 번갈아 적층 형성하는 캐패시터 제조 방법.
  34. 제15항에 있어서,
    상기 유전막을 형성한 후, 500∼800℃의 온도, N2, Ar 또는 진공 분위기에서 급속열처리를 진행하거나, 동일 분위기에서 퍼니스열처리를 진행하는 단계를 포함하는 캐패시터 제조 방법.
  35. 제15항에 있어서,
    상기 유전막은, 싱글 웨이퍼 타입의 매엽식 장비 또는 배치 타입의 퍼니스를 사용하여 형성하는 캐패시터 제조 방법.
  36. 하부 전극을 형성하는 단계;
    상기 하부 전극 상에 결정질 지르코늄산화막과 비정질 지르코늄알루미늄산화막이 적층된 유전막을 형성하는 단계; 및
    상기 유전막 상에 상부 전극을 형성하는 단계
    를 포함하는 캐패시터 제조 방법.
  37. 제36항에 있어서,
    상기 유전막은, 결정질 지르코늄산화막과 상기 비정질 지르코늄알루미늄산화막의 순서로 적층 형성하는 캐패시터 제조 방법.
  38. 제36항에 있어서,
    상기 유전막은, 상기 비정질 지르코늄알루미늄산화막과 상기 결정질 지르코늄산화막의 순서로 적층 형성하는 캐패시터 제조 방법.
  39. 제36항 내지 제38항 중 어느 한 항에 있어서,
    상기 결정질 지르코늄산화막은 40∼150Å의 두께로 형성하는 캐패시터 제조 방법.
  40. 제36항 내지 제38항 중 어느 한 항에 있어서,
    상기 비정질 지르코늄알루미늄산화막은 2∼20Å의 두께로 형성하는 캐패시터 제조 방법.
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