KR101599724B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 상기 반도체 장치는 기판 상에 형성된 하부 전극, 하부 전극 상에 형성되며, Hf, Al, Zr, La, Ba, Sr, Ti 및 Pb를 포함하는 그룹에서 선택된 금속의 제1 산화물을 포함하는 제1 유전막, 제1 유전막 상에 형성되며, Hf, Al, Zr, La, Ba, Sr, Ti 및 Pb를 포함하는 그룹에서 선택된 금속의 제2 산화물을 포함하는 제2 유전막으로서, 제2 산화물은 제1 산화물과 서로 다른 제2 유전막, 제2 유전막 상에 형성되며, 금속 유기산질화막을 포함하는 제3 유전막 및 제3 유전막 상에 형성된 상부 전극을 포함한다.
반도체 장치, 커패시터, 유전막

Description

반도체 장치 및 그 제조 방법{Semiconductor device and fabficating method the sameof}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로 보다 상세하게는 신뢰성이 향상된 반도체 장치 및 그 제조 방법에 관한 것이다.
최근 반도체 소자의 고집적화 및 대용량화에 따라 트랜지스터의 게이트 절연막, 커패시터의 유전막 또는 비휘발성 메모리 소자의 게이트 유전막과 같은 박막으로 고유전율(high-k)을 갖는 박막을 이용하고 있으며, 이러한 고유전율의 박막을 이용함으로써 얇은 등가 산화막 두께(Equivalent Oxide Thickness; 이하 EOT)를 유지하면서, 박막에서 발생하는 누설 전류(leakage current)를 충분히 줄일 수 있다.
이를 적용하여, 캐패시터의 유전막으로 금속 산화막을 사용할 수 있다. 그러나, 이러한 경우, 유전막인 금속 산화막의 제조 공정 중에 하부 전극의 일부가 산화될 수 있다. 하부전극의 일부가 산화되면, 결국 커패시터의 전기적 특성이 열화될 수 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 신뢰성이 향상된 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 태양에 따른 반도체 장치는 기판 상에 형성된 하부 전극, 하부 전극 상에 형성되며, Hf, Al, Zr, La, Ba, Sr, Ti 및 Pb를 포함하는 그룹에서 선택된 금속의 제1 산화물을 포함하는 제1 유전막, 제1 유전막 상에 형성되며, Hf, Al, Zr, La, Ba, Sr, Ti 및 Pb를 포함하는 그룹에서 선택된 금속의 제2 산화물을 포함하는 제2 유전막으로서, 제2 산화물은 제1 산화물과 서로 다른 제2 유전막, 제2 유전막 상에 형성되며, 금속 유기산질화막을 포함하는 제3 유전막 및 제3 유전막 상에 형성된 상부 전극을 포함한다.
상기 다른 과제를 해결하기 위한 본 발명의 일 태양에 따른 반도체 장치의 제조 방법은 기판 상에 하부 전극을 형성하고, 하부 전극 상에, Hf, Al, Zr, La, Ba, Sr, Ti 및 Pb를 포함하는 그룹에서 선택된 금속의 제1 산화물을 포함하는 제1 유전막을 형성하고, 제1 유전막 상에, Hf, Al, Zr, La, Ba, Sr, Ti 및 Pb를 포함하는 그룹에서 선택된 금속의 제2 산화물을 포함하는 제2 유전막을 형성하되, 제1 산화물과 상기 제2 산화물은 서로 다르며, 제2 유전막 상에 금속 유기산질화막을 포함하는 제3 유전막을 형성하고, 제3 유전막 상에 상부 전극을 형성하는 것을 포함하되, 금속 유기산질화막을 형성하는 것은 금속 전구체를 제공하여, 제2 유전막 상에 금속 전구체를 흡착하고, 제1 퍼지 가스를 공급하여, 미반응 금속 전구체를 제거하고, 산화 가스를 제공하고, 제2 퍼지 가스를 공급하여 미반응 산화 가스를 제거하고, 질화 가스를 제공하면서 플라즈마 처리를 하고, 제3 퍼지 가스를 공급하여, 미반응 질화 가스를 제거하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참고하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알 려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예들에서 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다.
하나의 소자(elements)가 다른 소자와 "연결된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 연결된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상 의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
이하, 도 1을 참조하여 본 발명의 실시예들에 따른 반도체 장치에 대하여 설명한다. 도 1은 본 발명의 실시예들에 따른 반도체 장치의 단면도이다.
도 1을 참조하면, 기판(100) 상에 커패시터(200)가 형성된다.
기판(100)은 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기 판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판 또는 디스플레이용 유리 기판 등이 될 수 있다. 또한, 기판(100)은 예를 들어, P형 기판일 수 있으며, 도면에는 도시하지 않았으나 기판(100) 상부에 P형 에피층(epitaxial layer)을 성장시켜 사용할 수도 있다.
한편, 도면에는 도시되지 않았으나, 기판(100)에는 트랜지스터, 층간 절연막, 콘택홀, 금속 배선 등이 형성되어 있을 수 있다. 이러한 내용은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명하므로, 상세한 설명은 생략한다.
커패시터(200)는 하부 전극(210), 다층 유전막(240) 및 상부 전극(250)을 포함한다.하부 전극(210), 다층 유전막(240) 및 상부 전극(250)은 기판(100) 상에 배치될 수 있다.
하부 전극(210)은 예를 들어, TiN, TiAlN, TaN, W, WN, Ru, RuO2, SrRuO3, Ir, IrO2 및 Pt를 포함하는 그룹에서 선택된 하나 또는 그 조합으로 형성될 수 있다. 도면에 도시되지는 않았으나, 하부 전극(210)은 기판(100) 상에 형성된 트랜지스터의 소오스/드레인 영역 등의 도전 영역과 콘택홀을 통해 연결될 수 있다.
하부 전극(210) 상에는 다층 유전막(240)이 구비된다. 다층 유전막(240)은 제1 유전막(221), 제2 유전막(225) 및 제3 유전막(230)을 포함한다.
제1 및 제2 유전막(221, 225)은 하부 전극(210) 상에 적층되어 형성된다. 제1 유전막(221)은 Hf, Al, Zr, La, Ba, Sr Ti 및 Pb를 포함하는 그룹에서 선택된 금속의 제1 산화물을 포함하며, 제2 유전막(225)은 Hf, Al, Zr, La, Ba, Sr Ti 및 Pb 를 포함하는 그룹에서 선택된 금속의 제2 산화물을 포함할 수 있다. 여기서, 제1 유전막(221)의 제1 산화물과 제2 유전막(225)의 제2 산화물은 서로 다른 물질일 수 있다. 예를 들어, 제1 유전막(221)은 지르코늄(Zr)을 산화시켜 형성된 지르코늄 산화막(ZrO2)이고, 제2 유전막(225)은 알루미늄(Al)을 산화시켜 형성된 알루미늄 산화막(Al2O3)일 수 있다. 여기서, 제1 유전막(221)이 지르코늄 산화막이고 제2 유전막(225)이 알루미늄 산화막인 경우, 지르코늄 산화막의 두께는 알루미늄 산화막의 두께보다 두꺼울 수 있다. 제1 유전막(221)의 두께는 예를 들어, 30-50A일 수 있으며, 제2 유전막(225)의 두께는 예를 들어, 3~7A 일 수 있다.
제3 유전막(230)은 제2 유전막(225) 상에 형성된 금속 유기산질화막으로서 M(1-x-y-z)OxNyCz으로 나타낼 수 있다. 여기서, M은 Hf, Al, Zr, La, Ba, Sr Ti 및 Pb를 포함하는 그룹에서 선택된 하나 또는 그 조합일 수 있다. 또한, y 및 z는 각각 0.05 이하로서 제3 유전막(230)에서 질소 및 탄소의 함량은 상대적으로 작을 수 있다. 또한, x는 0을 초과하고, 0.9 미만일 수 있다.
이에 의해, 본 발명의 실시예들에서 제3 유전막(230)은 탄소 성분을 상대적으로 적게 함유하므로 유전율이 향상되고, 누설 전류가 감소될 수 있다. 또한, 제3 유전막(230)은 질소 성분을 상대적으로 적게 함유하므로 막질이 향상될 뿐만 아니라, 제1 및/또는 제2 유전막(221, 225)을 형성하기 위한 산화 공정에 의해 하부 전극(210)이 열화되어 커패시터(200)가 열화되는 것을 방지할 수 있다. 구체적으로, 제3 유전막(230)에 함유된 질소 성분이 상부 전극(250)에서 하부 전극(210) 방향으 로 이동하여 제1 및/또는 제2 유전막(221, 225)을 형성하기 위한 산화 공정에서 산화된 하부 전극(210)을 환원시킴으로서 커패시터(200) 특성이 열화되는 것을 방지할 수 있다. 이에 대해서는 도 9a 내지 도 10을 참고하여 실험예에서 상세히 설명하기로 한다.
여기서, 제3 유전막(230)은 예를 들어, 지르코늄을 이용하여 형성된 지르코늄 유기산질화막(Zr(1-x-y-z)OxNyCz)일 수 있다. 제3 유전막(230)의 두께는 예를 들어, 10-50A 일 수 있다.
한편, 본 발명의 실시예들에서 제1 내지 제3 유전막(221, 225, 230)이 각각 지르코늄 산화막/알루미늄 산화막/지르코늄 유기산질화막으로 형성된 경우, 다중 유전막(240)의 유전율 및 커패시터(200)의 전기적 특성 향상을 위해 제1 유전막(221)의 두께가 제3 유전막(230)의 두께보다 더 두꺼울 수 있다. 이는 제3 유전막(230)은 질소와 탄소 성분을 포함하므로, 제1 유전막(2210)에 비해 상대적으로 유전율 및 막의 특성이 좋지 않을 수 있기 때문이다.
제3 유전막(230) 상에는 제3 유전막(230)과 접하는 상부 전극(250)이 형성된다. 상부 전극(250)은 예를 들어, TiN, TiAlN, TaN, W, WN, Ru, RuO2, SrRuO3, Ir, IrO2 및 Pt를 포함하는 그룹에서 선택된 하나 또는 그 조합으로 형성될 수 있다. 또한 도면에 도시되지는 않았으나, 상부 전극(250)은 기판(100) 상에 형성된 금속 배선 등과 콘택홀을 통해 연결될 수 있다.
따라서, 상기 제1 내지 제3 유전막(221, 225, 230)의 적층 구조로 형성된 다 중 유전막(240)을 포함하는 반도체 장치는 하부 전극(210)의 산화에 의한 커패시터(200)의 열화를 방지할 뿐만 아니라, 누설 전류를 충분히 줄일 수 있어, 신뢰성이 향상될 수 있다.
이하, 도 1 내지 도 6을 참조하여, 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명한다.
도 2 내지 도 4는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 중간 단계 구조물들의 단면도들이다. 도 5는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법에서 제3 유전막의 형성 방법을 나타낸 타이밍도이다.
우선, 도 2를 참조하면, 기판(100) 상에 하부 전극(210)을 형성한다. 하부 전극(210)은 예를 들어, TiN, TiAlN, TaN, W, WN, Ru, RuO2, SrRuO3, Ir, IrO2 및 Pt를 포함하는 그룹에서 선택된 하나 또는 그 조합으로 형성할 수 있다.
도 3을 참고하면, 하부 전극(210) 상에 제1 및 제2 유전막(221, 225)을 적층하여 형성한다. 이 때, 제1 유전막(221)은 지르코늄 산화막(ZrO2)이고, 제2 유전막(225)은 알루미늄 산화막(Al2O3)으로 형성하는 경우를 예시적으로 설명한다.
우선, 챔버 내에 하부 전극(210)이 형성된 반도체 기판(100)을 위치시킨다. 이어서, 적정 온도 및 압력을 조절한 후, 지르코늄 전구체 물질을 챔버 내에 공급한다. 여기서, 지르코늄 전구체 물질로는 예를 들어, TEMAZ(Tetrakis Ethyl Methyl Amino Zirconium), TDMAZ(Tetrakis Di-Methyl Amino Zirconium), TDEAZ(Tetrakis Di-Ethyl Amino Zirconium), Zr(OtBu)4 또는 ZrCl4 등이 이용될 수 있다. 그러면, 하부 전극(210) 상에 지르코늄 전구체가 흡착된다.
이어서, 챔버 내부로 퍼지 가스, 예를 들어 N2, He 또는 Ar 가스를 공급하여, 챔버 내에 잔류하는 전구체를 제거한다.
이어서, 챔버 내에 산화 가스를 공급한다. 산화 가스는 예를 들어, O2, O3, H2O, NO, NO2, N2O 등이 사용될 수 있다. 한편, 산화 가스를 공급하고, 챔버 내에 플라즈마 전압을 인가하여 플라즈마 처리를 한다. 챔버 내에 플라즈마를 형성하면, 상기 산화 가스가 플라즈마화되거나 리모트 플라즈마화되어 형성하려는 막질의 반응이 보다 가속화되고, 막질이 보다 견고해질 수 있다. 즉, 산화 가스를 공급하고 플라즈마 처리를 하면, 하부 전극(210) 상에 흡착된 지르코늄 전구체가 산화되어, 지르코늄 산화막을 형성한다.
이어서, 챔버 내부로 퍼지 가스, 예를 들어 N2, He 또는 Ar 가스를 공급하여, 챔버 내에 잔류하는 산화 가스를 제거한다.
상기 과정을 반복 수행함으로써 하부 전극(210) 상에 적정 두께의 지르코늄 산화막으로 이루어진 제1 유전막(221)을 형성한다.
이어서, 챔버 내에 알루미늄 전구체 물질을 공급한다. 여기서, 알루미늄 전구체 물질로는 예를 들어, TMA(Tri Methyl Aluminum), DMAH(Di Methyl Aluminum Hydride), DMAH-EPP(DiMethyl Aluminum Hydride Ethyl PiPeridine) 등이 이용될 수 있다. 그러면, 제1 유전막(221) 상에 알루미늄 전구체가 흡착된다.
이어서, 챔버 내부로 퍼지 가스, 예를 들어 N2, He 또는 Ar 가스를 공급하여 챔버 내에 잔류하는 전구체를 제거한 후, 챔버 내에 산화 가스를 공급하고 플라즈마 처리하여 알루미늄 산화막을 형성한다. 이어서, 챔버 내부로 퍼지 가스, 예를 들어 N2, He 또는 Ar 가스를 공급하여, 챔버 내에 잔류하는 산화 가스를 제거한다.
상기 과정을 반복 수행함으로써 지르코늄 산화막으로 형성된 제1 유전막(221) 상에 적정 두께의 알루미늄 산화막으로 이루어진 제2 유전막(225)을 형성한다.
도 4를 참고하면, 제2 유전막(225) 상에 제3 유전막(230)을 형성한다. 제3 유전막(230)은 금속 유기산질화막으로서 M(1-x-y-z)OxNyCz로 표현될 수 있으며, 여기서, M은 Hf, Al, Zr, La, Ba, Sr 및 Pb를 포함하는 그룹에서 선택된 하나 또는 그 조합일 수 있다.
이하, 도 4 및 도 5를 참고하여, 제2 유전막(225) 상에 제3 유전막(230)을 형성하는 것을 보다 자세히 설명한다.
우선, 제2 유전막(225)을 형성한 이후에, 금속 전구체 물질을 챔버 내에 공급한다. 여기서, 금속 전구체 물질은 Hf, Al, Zr, La, Ba, Sr, Ti 및 Pb를 포함하는 그룹에서 선택된 하나 또는 그 조합으로 이루어진 물질을 포함할 수 있다. 예를 들어, 제3 유전막(230)이 지르코늄 유기산질화막일 경우 금속 전구체 물질로 예를 들어, TEMAZ, TDMAZ, TDEAZ, Zr(OtBu)4 또는 ZrCl4 등이 이용될 수 있으며, 제3 유 전막(230)이 알루미늄 유기산질화막일 경우 금속 전구체 물질로 예를 들어, TMA, DMAH, DMAH-EPP 등이 이용될 수 있다. 그러면, 제2 유전막(225) 상에 금속 전구체가 흡착될 수 있다.
이어서, 챔버 내부로 퍼지 가스, 예를 들어 N2, He 또는 Ar 가스를 공급하여, 챔버 내에 잔류하는 전구체를 제거한다.
이어서, 챔버 내에 산화 가스를 공급한다. 산화 가스는 예를 들어, O2, O3, H2O, NO, NO2, N2O 등이 사용될 수 있다. 그러면, 제2 유전막(225) 상에 흡착된 금속 전극체가 산화된다.
이어서, 챔버 내부로 퍼지 가스, 예를 들어 N2, He 또는 Ar 가스를 공급하여, 챔버 내에 잔류하는 미반응 산화 가스를 제거한다.
이어서, 챔버 내에 질화 가스를 공급한다. 질화 가스는 예를 들어, N2, NH3, NO 또는 N2O 등이 사용될 수 있다. 한편, 질화 가스를 공급하고, 챔버 내에 플라즈마 전압 등을 인가하여 플라즈마 처리를 한다. 즉, 질화 가스를 공급하고 플라즈마 처리를 하면, 이전 단계에서 산화된 금속 전구체가 다시 질화되어 금속 유기산질화막을 형성한다.
이어서, 챔버 내부로 퍼지 가스, 예를 들어 N2, He 또는 Ar 가스를 공급하여, 챔버 내에 잔류하는 질화 가스를 제거한다.
이와 같은 과정을 반복 수행함으로써 제2 유전막(225) 상에 제3 유전막(230) 인 금속 유기산질화막이 계속 적층된다. 이 때, 상기 과정을 반복하는 횟수를 조절하여 제3 유전막(230)의 두께를 조절할 수 있다.
즉, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법에서 제3 유전막(230)은 도 5에 도시된 바와 같이 금속 전구체 공급, 퍼지, 산화 가스 공급, 퍼지, 질화 가스 공급 및 플라즈마 처리, 퍼지 공정을 통해서 형성될 수 있다. 이에 의해 형성된 금속 유기산질화막을 M(1-x-y-z)OxNyCz로 표현할 경우, y 및 z는 0.05 이하로서 제3 유전막(230)에서 질소 및 탄소의 함량이 상대적으로 적을 수 있다. 또한, x는 0을 초과하고, 0.9 미만일 수 있다.
구체적으로, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 질화 가스를 먼저 공급하고 플라즈마 처리후 산화 가스를 공급하는 등 다른 제조 공정에 비하여, 질소 및 탄소의 함량이 상대적으로 적을 수 있다. 즉, 산화 가스를 상대적으로 빨리 제공함으로써 금속 전구체에서의 탄소 및 질소 성분이 산화 가스에 의해 소모되어 그 함유량이 적을 수 있다. 뿐만 아니라, 금속 전구체에 있는 반응기에 산소가 먼저 결합하여 추후 질화 가스가 공급되더라도 반응기들이 상대적으로 많지 않아서 금속 유기산질화막에서 질소 함량이 상대적으로 작을 수 있다.
이에 의해, 본 발명의 일 실시예에서 제3 유전막(230)은 탄소 성분을 상대적으로 적게 함유하므로 유전율이 향상되고, 누설 전류가 감소될 수 있다. 또한, 제3 유전막(230)은 질소 성분을 상대적으로 적게 함유하므로 막질이 향상될 뿐만 아니라, 제1 및/또는 제2 유전막(225)을 형성하기 위한 산화 공정에서 하부 전극(210)이 열화되어 커패시터(200)가 열화되는 것을 방지할 수 있다.
한편, 상기 제1 내지 제3 유전막(221, 225, 230)을 형성하는 것은 ALD(Atomic Layer Deposition) 또는 PEALD(Plasma Enhanced ALD)를 이용할 수 있다. 또한, 제1 내지 제3 유전막(221, 225, 230)을 형성하는 것은 동일한 챔버 내에서 인시츄(in-situ)로 형성할 수도 있다.
이어서 다시 도 1을 참조하면, 제3 유전막(230) 상에 상부 전극(250)을 형성하여 커패시터(200)를 완성한다. 상부 전극(250)은 예를 들어, TiN, TiAlN, TaN, W, WN, Ru, RuO2, SrRuO3, Ir, IrO2 및 Pt를 포함하는 그룹에서 선택된 하나 또는 그 조합으로 형성할 수 있다.
도 6은 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법에서 제3 유전막의 형성 방법을 나타낸 타이밍도이다.
도 1 및 도 6을 참고하면, 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법은 제3 유전막(230)의 금속 유기산질화막 형성시 모든 사이클에서 동일한 조건을 이용하여 금속 유기산질화막을 형성하지 않는다는 점을 제외하고는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법과 실질적으로 동일할 수 있다. 즉, 본 발명의 다른 실시예에서 제3 유전막(230)의 금속 유기산질화막은 다수의 적층 공정을 통하여 형성되되, 상기 다수의 적층 공정 중 적어도 두개는 산화 가스와 질화 가스의 용량 및 압력 성분을 서로 다르게 진행될 수 있다.
구체적으로, 본 발명의 다른 실시예는 도 6에 도시된 바와 같이 금속 전구체 공급, 제1 퍼지, 산화 가스 공급, 제2 퍼지, 질화 가스 공급 및 플라즈마 처리, 제 3 퍼지 공정을 한 사이클(또는 하나의 적층 공정)로 진행하면서 각 원자층을 형성할 경우, 각 사이클에서 산화 가스와 질화 가스의 종류, 용량 및 압력 성분이 서로 다르게 진행할 수 있다. 이에 의해 각 사이클에서 형성된 금속 유기산질화막 즉, M(1-x-y-z)OxNyCz에 있어서 산소, 질소, 탄소의 함량이 달라질 수 있다. 이에 의해, 형성된 금속 유기산질화막은 각 원자층에서의 산소, 탄소, 질소 성분이 원자층마다 서로 다르기 때문에 어느 한 층에서 결정 성장이 시작될지라도 이웃하는 층이 결정성장을 방지하여, 결정의 대형화를 방지할 수 있다. 따라서, 제3 유전막(230) 내에서 누선 전류 패스(leakage current path)가 형성되는 것을 방지할 수 있다.
한편, 다수의 적층 공정 중 적어도 두개는 산화 가스와 질화 가스의 종류, 용량 및 압력 성분을 서로 다르게 진행하는 것은 제3 유전막(230)을 형성하는 모든 사이클에서 각 공정 조건을 다르게 하거나, 복수의 사이클이 그룹을 이루어 반복적으로 진행될 수 있다.
상기와 같이 본 발명의 실시예들에 따른 반도체 장치에 포함된 커패시터는 평판형 커패시터, 실린더형 커패시터 등 반도체 장치에서 사용될 수 있는 다양한 커패시터를 포함할 수 있음은 물론이다. 이하, 도 7 및 도 8을 참고하여 본 발명의 실시예에 따른 예시적인 반도체 장치에 대하여 설명한다.
도 7은 본 발명의 실시예들에 따른 반도체 장치가 평판형 커패시터로 구현된 경우의 반도체 장치를 도시한다.
도 7을 참조하면, 기판(100)에는 활성 영역과 필드 영역을 구분하는 소자 분 리막(102)이 형성되어 있으며, 기판(100) 상에는 게이트 전극(110)들이 위치한다. 또한, 기판(100)에는 게이트 전극(110)에 정렬되어 소오스/드레인 영역(111)이 위치한다. 게이트 전극(110)들이 형성된 기판(100) 상에는 제1 층간 절연막(120)이 형성된다.
소오스/드레인 영역(111) 상부의 제1 층간 절연막(120)에는 제1 콘택(122)이 형성될 수 있다. 제1 콘택(122)은 기판(100)의 소오스/드레인 영역(111)과 평판형 커패시터(200a)의 하부 전극(210a)을 전기적으로 연결한다. 또한, 제1 층간 절연막(120) 내부에는 기판(100)의 다른 소오스/드레인 영역(111)과 전기적으로 연결되는 비트 라인 콘택(미도시)이 형성된다.
제1 층간 절연막(120) 상에는 제2 층간 절연막(120)이 형성되며, 제2 층간 절연막(120) 내에는 제1 콘택(122)과 전기적으로 연결되는 평판형 커패시터(200a)가 형성된다.
평판형 커패시터(200a)는 제1 콘택(122) 상부에 형성된 하부 전극(210a), 다층 유전막(240a) 및 상부 전극(250a)을 포함하며, 상부 전극(250a)은 배선용 콘택(152)과 연결되어 배선(162)과 상부 전극(250a)을 연결한다. 여기서, 평판형 커패시터(200a)는 전술한 실시예들에 따른 반도체 장치에서 구현된 다층 유전막(240a)을 포함할 수 있다.
도 8은 본 발명의 실시예들에 따른 반도체 장치가 실린더형 커패시터로 구현된 경우의 반도체 장치를 도시한다.
도 8을 참조하면, 기판(100)에는 활성 영역과 필드 영역을 구분하는 소자 분 리막(102)이 형성되어 있으며, 기판(100) 상에는 게이트 전극(110)들이 위치한다. 또한, 기판(100)에는 게이트 전극(110)에 정렬되어 소오스/드레인 영역(111)이 위치한다.
게이트 전극(110)들이 형성된 기판(100) 상에는 제1 층간 절연막(120)이 형성되며, 제1 층간 절연막(120) 내에는 소오스/드레인 영역(111)과 실린더형 커패시터(200b)의 하부 전극(212)을 전기적으로 연결하는 제1 콘택(124)이 형성된다. 또한, 제1 층간 절연막(120) 내부에는 기판(100)의 다른 소오스/드레인 영역(111)과 전기적으로 연결되는 제1 비트 라인 콘택(125)이 형성된다.
제1 층간 절연막(120) 상부에는 식각 정지막(130)이 형성되고, 식각 정지막(130) 상부에는 제2 층간 절연막(130)이 형성된다. 제1 비트 라인 콘택(125) 상부의 제2 층간 절연막(130) 내에는 비트 라인(162)과 연결되는 제2 비트 라인 콘택(152)이 형성된다.
제1 콘택(124) 상부에는 실린더형 커패시터(200b)가 형성된다. 커패시터(200b)는 하부 전극(210b), 다층 유전막(240b) 및 상부 전극(250b)을 포함하며, 상부 전극(250b)은 배선용 콘택(154)과 연결되어 배선(164)과 상부 전극(250b)을 연결한다. 여기서, 실린더형 커패시터(200b)는 전술한 실시예들에 따른 반도체 장치에서 구현된 다층 유전막(240b)을 포함할 수 있다.
본 발명에 관한 보다 상세한 내용은 다음의 구체적인 실험예들을 통하여 설명하며, 여기에 기재되지 않은 내용은 이 기술 분야에서 숙련된 자이면 충분히 기술적으로 유추할 수 있는 것이므로 설명을 생략한다.
실험예 1
하기와 같은 제1 및 제2 실시예와 제1 비교예에 대해서 실험을 실시하였다. 각 실시예와 제1 비교예에서 하부 전극과 상부 전극은 TiN으로 동일하게 형성하였으며, 단지 다층 유전막을 다르게 형성하였다.
제1 실시예는 다층 유전막을 하부 전극 상에 지르코늄 산화막/알루미늄 산화막/지르코늄 유기산질화막을 적층하여 형성하였다. 구체적으로, 지르코늄 산화막은 금속 전구체(TEMAZ) 공급, 퍼지(Ar), 산화 가스(O2) 공급 및 플라즈마 처리, 퍼지(Ar) 공정으로 이루어지는 사이클을 42회 반복하여 형성하였다. 또한, 알루미늄 산화막은 금속 전구체(TMA) 공급, 퍼지(Ar), 산화 가스(O2) 공급 및 플라즈마 처리, 퍼지(Ar) 공정으로 이루어지는 사이클을 3회 반복하여 형성하였다. 그리고, 지르코늄 유기산질화막은 금속 전구체(TEMAZ) 공급, 퍼지(Ar), 산화 가스(O2) 공급, 퍼지(Ar), 질화 가스(NH3) 공급 및 플라즈마 처리, 퍼지(Ar) 공정으로 이루어지는 사이클을 22회 반복하여 형성하였다. 이에 의해 형성된 다층 유전막의 EOT는 9.8A 였다.
제2 실시예는 제1 실시예와 유사하게 하부 전극 상에 지르코늄 산화막/알루미늄 산화막/지르코늄 유기산질화막을 적층하여 형성하였으나, 지르코늄 유기산질화막을 형성하는 사이클의 반복 횟수를 달리하였다. 구체적으로, 제2 실시예에서 지르코늄 유기산질화막은 상기 제1 실시예에서 지르코늄 유기산질화막을 형성하는데 사용한 사이클을 30회 반복하여 형성하였다. 이에 의해 형성된 다층 유전막의 EOT는 10.4A 였다.
제1 비교예는 다층 유전막을 하부 전극 상에 지르코늄 산화막/알루미늄 산화막/지르코늄 산화막을 적층하여 형성하였다. 구체적으로, 상기 제1 실시예에서 동일한 방법을 이용하여 하부 전극 상에 지르코늄 산화막 및 알루미늄 산화막을 순차적으로 적층하고, 상기 알루미늄 산화막 상에 상기 제1 실시예에서 지르코늄 산화막을 형성하는데 사용한 사이클을 14회 반복하여 지르코늄 산화막을 형성하였다. 이에 의해 형성된 다층 유전막의 EOT는 10.4A 였다.
그 후, 하부 전극과 상부 전극 양단에 인가되는 전압을 달리하면서 제1 및 제2 실시예와 제1 비교예에서의 누설 전류 및 커패시턴스를 측정하고, 그 결과를 각각 도 9a 및 도 9b에 나타내었다. 도 9a에서 x축은 하부 전극과 상부 전극 양단에 인가되는 전압을 나타내며, y축은 누설 전류를 나타내며 그 단위는 A/cm2 이다. 한편, 도 9b에서 x축은 하부 전극과 상부 전극 양단에 인가되는 전압을 나타내며, y축은 인가되는 전압이 0V인 경우를 기준으로 정규화된 커패시턴스를 나타내었다.
우선, 도 9a를 참고하면, 제1 및 제2 실험예는 제1 비교예에 비해 누설 전류 특성이 향상된 것을 알 수 있다. 구체적으로, 제1 및 제2 실시예와 제1 비교예에서 누설 전류가 100nA/cm2 인 경우, 하부 전극와 상부 전극 양단에 인가되는 전압을 정리하면 하기 표 1과 같다.
제1 실시예 제2 실시예 제1 비교예
-1.0V/0.7V -1.3V/1.0V -1.3V/0.7V
상기 표 1을 참고하면, 제1 비교예와 EOT가 10.4A로 동일한 제2 실시예의 경우 더 높은 전압에서 100nA/cm2의 누설 전류가 발생하므로, 커패시터의 전기적 특성이 향상된 것을 알 수 있다.
다음으로 도 9b를 참고하면, 제1 및 제2 실험에는 제1 비교예에 비해 상대적으로 커패시턴스가 일정한 것을 알 수 있다. 구체적으로, 제1 및 제2 실시예와 제1 비교예에서 하부 전극과 상부 전극 양단에 0.6V가 인가된 경우와 -0.6V가 인가된 경우의 커패시턴스 비를 정리하면 하기 표 2와 같다.
제1 실시예 제2 실시예 제1 비교예
96.4% 97.1% 91.3%
상기 표 2를 참고하면, 상부 전극 하부에 지르코늄 유기산질화막이 형성된 제1 및 제2 실시예의 경우 상부 전극 하부에 지르코늄 산화막이 형성된 제1 비교예에 비해 상대적으로 커패시턴스가 일정하므로, 커패시터의 전기적 특성이 향상된 것을 알 수 있다.
실험예 2
상기 제1 및 제2 실시예, 제1 비교예와 하기와 같은 제2 및 3 비교예에 대해서 실험을 실시하였다. 여기서, 제2 및 제3 비교예에서 하부 전극과 상부 전극은 상기 실험예 1에서와 동일하게 TiN으로 형성하였으며, 단지 다층 유전막을 다르게 형성하였다.
제2 비교예는 다층 유전막을 하부 전극 상에 지르코늄 유기산질화막/알루미늄 산질화막/지르코늄 산화막을 적층하였다. 구체적으로, 지르코늄 유기산질화막은 상기 제1 실시예에서 지르코늄 유기산질화막을 형성하는데 사용한 사이클을 22회 반복하여 형성하였으며, 알루미늄 산화막은 상기 제1 실시에에서 알루미늄 산화막을 형성하는데 사용한 사이클을 3회 반복하여 형성하였으며, 지르코늄 산화막은 상기 제1 실시예에서 지르코늄 유기산질화막을 형성하는데 사용한 사이클을 42회 반복하여 형성하였다. 이에 의해 형성된 다층 유전막의 EOT는 11.9A 였다.
제3 비교예는 상기 제1 비교예에서와 동일한 다층 유전막을 형성한 후 NH3 가스를 제공하면서 1분동안 플라즈마 처리를 하였다. 즉, 제1 비교예에서의 다층 유전막을 질화 처리를 하였다. 이에 의해 형성된 다층 유전막의 EOT는 10.3A 였다.
그 후, 하부 전극과 상부 전극 양단에 인가되는 전압을 달리하면서 제1 및 제2 실시예와 제1 내지 제3 비교예에서의 커패시턴스를 측정하였다. 여기서, 제1 내지 제3 비교예에서의 결과를 도 10에 나타내었다. 도 10에서 x축은 하부 전극과 상부 전극 양단에 인가되는 전압을 나타내며, y축은 인가되는 전압이 0V인 경우를 기준으로 정규화된 커패시턴스를 나타내었다.
도 9b 및 도 10을 참고하면, 제1 및 제2 실험예는 제1 내지 제3 비교예에 비해 상대적으로 커패시턴스가 일정한 것을 알 수 있다. 구체적으로, 제1 및 제2 실시예와 제1 내지 제3 비교예에서 하부 전극과 상부 전극 양단에 0.6V가 인가된 경우와 -0.6V가 인가된 경우의 커패시턴스 비를 정리하면 하기 표 3과 같다.
제1 실시예 제2 실시예 제1 비교예 제2 비교예 제3 비교예
96.4% 97.1% 91.3% 93.0% 93.1%
상기 표 3을 참고하면, 지르코늄 산화막/알루미늄 산화막/지르코늄 유기산질화막으로 형성된 제1 및 제2 실시예의 경우 지르코늄 유기산질화막/알루미늄 산화막/지르코늄 산화막으로 형성된 제2 비교예에 비해 상대적으로 커패시턴스가 일정한 것을 알 수 있다. 또한, 제2 실시예의 경우 다층 유전막을 형성한 후에 질화 처리를 한 제3 비교예에 비해 상대적으로 커패시턴스가 일정한 것을 알 수 있다. 즉, 제1 및 제2 실시예의 경우, 질소 성분이 함유된 유전막을 포함하지 않은 제1 비교예, 질소 성분이 함유된 유전막을 포함하더라도 그 적층 순서가 상이한 제2 비교예 및 유전막 형성후 질화 처리를 진행한 제3 비교예에 비해 상대적으로 커패시턴스가 일정한 것을 알 수 있다. 즉, 제1 및 제2 실시예의 경우 제1 내지 제3 비교예에 비해 커패시터의 전기적 특성이 향상된 것을 알 수 있다.
한편, 이상에서는 다층 유전막이 하부 전극과 상부 전극 사이에 개재되어 커패시터로 이용되는 것으로 설명하였으나, 이에 한정하는 것은 아니다. 예를 들어, 본 발명의 다른 실시예에서 상기 다층 유전막은 게이트 절연막, 플래시 메모리 장치에서 터널 유전막 또는 블록킹 유전막 등과 같이 각 메모리 셀을 구성하는 층간 유전막으로 이용될 수 있을 것이다. 구체적으로 예를 들어, 본 발명의 다른 실시예에서 상기 제1 내지 제3 유전막의 적층 구조로 형성된 다중 유전막이 플래시 메모리 장치와 같은 반도체 장치에 이용될 경우, 플로팅 게이트의 산화에 의한 반도체 장치의 열화를 방지할 뿐만 아니라, 누설 전류를 충분히 줄일 수 있어 신뢰성이 향상될 수 있다.
도 11 내지 도 13은 본 발명의 실시예들에 따라 제조된 반도체 장치의 이용예를 설명하는 도면들이다.
도 11를 참고하면, 본 발명의 일 실시예에 따른 시스템은 메모리(510)와 메모리(510)에 연결된 메모리 제어부(520)를 포함한다. 여기서, 메모리(510)는 앞에서 설명한 실시예들에 따라 형성된 DRAM(Dynamic Random Acess Memory), 플래시 메모리 등의 반도체 장치가 사용될 수 있다.
메모리 제어부(520)는 메모리(510)의 동작을 제어하는 것에 대응하는 입력 신호, 예컨대, 리드 동작 및 라이트 동작을 제어하는 커맨드(command) 신호와 어드레스 신호를 메모리(510)에 제공할 수 있다. 메모리 제어부(520)의 로직 회로에는 본 발명의 실시예들에 따라 형성된 커패시터 또는 상기 다층 유전막을 게이트 유전막으로 이용한 트랜지스터들이 사용될 수 있다.
상기 시스템은 예를 들어, 휴대 전화기, 양방향 라디오 커뮤니케이션 시스템(two-way communication system), 일방향 페이저(one way pager), 양방향 페이저(two-way pager), 개인용 커뮤니케이션 시스템(personal communication system), 휴대용 컴퓨터(portable computer), 개인 정보 관리기(PDA; Personal Data Assistance), 오디오 및/또는 비디오 플레이어, 디지털 및/또는 비디오 카메라, 네비게이션 시스템(navigation system), GPS(Global Positioning System) 등의 전자 장치일 수 있다.
도 12를 참고하면, 본 발명의 다른 실시예에 따른 시스템은 메모리(510), 메모리 제어부(520) 및 호스트 시스템(530)을 포함할 수 있다. 여기서, 호스트 시스템(530)은 버스 등을 통하여 메모리 제어부(520)에 연결되며, 메모리 제어부(520)에 제어 신호를 제공하여 메모리 제어부(520)가 메모리(510)의 동작을 제어할 수 있도록 할 수 있다. 이러한 호스트 시스템(530)은 예컨대, 휴대 전화기, 양방향 라디오 커뮤니케이션 시스템, 일방향 페이저, 양방향 페이저, 개인용 커뮤니케이션 시스템, 휴대용 컴퓨터, 개인 정보 관리기, 오디오 및/또는 비디오 플레이어, 디지털 및/또는 비디오 카메라, 네비게이션 시스템, GPS 등에서 사용되는 프로세싱 시스템일 수 있다.
한편, 도 12에서는 메모리(510)와 호스트 시스템(530) 사이에 메모리 제어부(520)가 개재되어 있으나, 이에 한정하는 것은 아니며, 본 발명의 또 다른 실시예에 따른 시스템에서 메모리 제어부(520)는 선택적으로 생략될 수도 있다.
도 13을 참고하면, 본 발명의 또 다른 실시예에 따른 시스템은 CPU(Central Processing Unit)(540)와 메모리(510)를 포함하는 컴퓨터 시스템(560)일 수도 있다. 컴퓨터 시스템(560)에서 메모리(510)는 CPU(540)와 직접 연결되거나 통상적인 컴퓨터 버스 아키텍쳐(architecture)를 이용하여 연결되며, DRAM 또는 비휘발성 메모리 일 수 있다. 이러한 메모리는 OS(Operation System) 인스트럭션(instruction) 세트, BIOS(Basic Input/Output Start up) 인스트럭션 세트, ACPI(Advanced Configuration and Power Interface) 인스트럭션 세트 등을 저장하거나, SSD(Solid State Disk)와 같은 대용량 저장 장치로 사용될 수 있다. 또한, CPU(540)의 로직 회로에는 본 발명의 실시예들에 따라 형성된 커패시터 또는 상기 다층 유전막을 게이트 유전막으로 이용한 트랜지스터들이 사용될 수 있다.
한편, 도 13에서는 설명의 편의를 위하여, 컴퓨터 시스템(560)에 포함되는 모든 구성 요소를 도시하지 않았으나 이에 한정하는 것은 아니다. 또한, 도 11에서는 설명의 편의를 위하여 메모리(510)와 CPU(540) 사이에 메모리 제어부(520)가 생략되어 있으나, 본 발명의 또 다른 실시예에서 메모리(510)와 CPU(540) 사이에 메모리 제어부(520)가 개재될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 단면도이다.
도 2 내지 도 4는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 중간 단계 구조물들의 단면도들이다. 도 5는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법에서 제3 유전막의 형성 방법을 나타낸 타이밍도이다.
도 6은 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법에서 제3 유전막의 형성 방법을 나타낸 타이밍도이다.
도 7 및 도 8은 본 발명의 실시예들에 따른 예시적인 반도체 장치를 설명하는 도면들이다.
도 9a 내지 도 10은 본 발명의 실시예들을 이용한 실험예를 설명하는 도면들이다.
도 11 내지 도 13은 본 발명의 실시예들에 따라 제조된 반도체 장치의 이용예를 설명하는 도면들이다.
(도면의 주요부분에 대한 부호의 설명)
100: 기판 200, 200a, 200b: 커패시터
210, 210a, 210b: 하부 전극 221: 제1 유전막
225: 제2 유전막 230: 제3 유전막
240, 240a, 240b: 다층 유전막 250, 250a, 250b: 상부 전극

Claims (8)

  1. 기판 상에 형성된 하부 전극;
    상기 하부 전극 상에 형성되며, Hf, Al, Zr, La, Ba, Sr, Ti 및 Pb를 포함하는 그룹에서 선택된 금속의 제1 산화물을 포함하는 제1 유전막;
    상기 제1 유전막 상에 형성되며, Hf, Al, Zr, La, Ba, Sr, Ti 및 Pb를 포함하는 그룹에서 선택된 금속의 제2 산화물을 포함하는 제2 유전막으로서, 상기 제2 산화물은 상기 제1 산화물과 서로 다른 제2 유전막;
    상기 제2 유전막 상에 형성되며, 금속 유기산질화막을 포함하는 제3 유전막; 및
    상기 제3 유전막 상에 형성된 상부 전극을 포함하고,
    상기 금속 유기산질화막은 M(1-x-y-z)OxNyCz의 화학식을 가지며,
    상기 M은 Hf, Al, Zr, La, Ba, Sr 및 Pb를 포함하는 그룹에서 선택된 하나 또는 그 조합이며, 상기 y 및 z는 0.05 이하이고, 상기 x는 0 초과 및 0.9 미만인 반도체 장치.
  2. 삭제
  3. 제 1항에 있어서,
    상기 제1 유전막은 상기 지르코늄 산화막이며,
    상기 제2 유전막은 상기 알루미늄 산화막인 반도체 장치.
  4. 제 3항에 있어서,
    상기 제3 유전막은 지르코늄 유기산질화막을 포함하는 반도체 장치.
  5. 제 1항 및 제 3항에 있어서,
    상기 제1 유전막의 두께는 상기 제3 유전막의 두께보다 두꺼운 반도체 장치.
  6. 기판 상에 하부 전극을 형성하고,
    상기 하부 전극 상에, Hf, Al, Zr, La, Ba, Sr, Ti 및 Pb를 포함하는 그룹에서 선택된 금속의 제1 산화물을 포함하는 제1 유전막을 형성하고,
    상기 제1 유전막 상에, Hf, Al, Zr, La, Ba, Sr, Ti 및 Pb를 포함하는 그룹에서 선택된 금속의 제2 산화물을 포함하는 제2 유전막을 형성하되, 상기 제1 산화물과 상기 제2 산화물은 서로 다르며,
    상기 제2 유전막 상에 금속 유기산질화막을 포함하는 제3 유전막을 형성하고,
    상기 제3 유전막 상에 상부 전극을 형성하는 것을 포함하되,
    상기 금속 유기산질화막을 형성하는 것은
    금속 전구체를 제공하여, 상기 제2 유전막 상에 상기 금속 전구체를 흡착하고,
    제1 퍼지 가스를 공급하여, 상기 미반응 금속 전구체를 제거하고,
    산화 가스를 제공하고,
    제2 퍼지 가스를 공급하여 상기 미반응 산화 가스를 제거하고,
    질화 가스를 제공하면서 플라즈마 처리를 하고,
    제3 퍼지 가스를 공급하여, 상기 미반응 질화 가스를 제거하는 것을 포함하고,
    상기 금속 유기산질화막은 M(1-x-y-z)OxNyCz의 화학식을 가지며,
    상기 M은 Hf, Al, Zr, La, Ba, Sr 및 Pb를 포함하는 그룹에서 선택된 하나 또는 그 조합이며, 상기 y 및 z는 0.05 이하이고, 상기 x는 0 초과 및 0.9 미만인 반도체 장치의 제조 방법.
  7. 제 6항에 있어서,
    상기 제1 유전막은 지르코늄 산화질화막이며,
    상기 제2 유전막은 알루미늄 산화막이며,
    상기 제3 유전막은 지르코늄 유기산질화막인 반도체 장치의 제조 방법.
  8. 제 6항에 있어서,
    상기 금속 전구체를 제공하고, 상기 제1 퍼지 가스를 제공하고, 상기 산화 가스를 제공하고, 상기 제2 퍼지 가스를 제공하고, 상기 질화 가스를 제공하면서 상기 플라즈마 처리하는 것을 하나의 적층 공정으로 정의할 경우,
    상기 금속 유기산질화막을 형성하는 것은 상기 적층 공정을 다수회 반복하는 것을 포함하며,
    상기 다수의 적층 공정 중 적어도 두개는 상기 산화 가스와 상기 질화 가스의 용량 및 압력 성분을 서로 다르게 진행되는 반도체 장치의 제조 방법.
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8145749B2 (en) 2008-08-11 2012-03-27 International Business Machines Corporation Data processing in a hybrid computing environment
US8141102B2 (en) * 2008-09-04 2012-03-20 International Business Machines Corporation Data processing in a hybrid computing environment
US8230442B2 (en) * 2008-09-05 2012-07-24 International Business Machines Corporation Executing an accelerator application program in a hybrid computing environment
US8527734B2 (en) * 2009-01-23 2013-09-03 International Business Machines Corporation Administering registered virtual addresses in a hybrid computing environment including maintaining a watch list of currently registered virtual addresses by an operating system
US9286232B2 (en) * 2009-01-26 2016-03-15 International Business Machines Corporation Administering registered virtual addresses in a hybrid computing environment including maintaining a cache of ranges of currently registered virtual addresses
US8843880B2 (en) * 2009-01-27 2014-09-23 International Business Machines Corporation Software development for a hybrid computing environment
US8255909B2 (en) * 2009-01-28 2012-08-28 International Business Machines Corporation Synchronizing access to resources in a hybrid computing environment
US20100191923A1 (en) * 2009-01-29 2010-07-29 International Business Machines Corporation Data Processing In A Computing Environment
US9170864B2 (en) * 2009-01-29 2015-10-27 International Business Machines Corporation Data processing in a hybrid computing environment
US8180972B2 (en) * 2009-08-07 2012-05-15 International Business Machines Corporation Reducing remote reads of memory in a hybrid computing environment by maintaining remote memory values locally
US9417905B2 (en) * 2010-02-03 2016-08-16 International Business Machines Corporation Terminating an accelerator application program in a hybrid computing environment
US8578132B2 (en) * 2010-03-29 2013-11-05 International Business Machines Corporation Direct injection of data to be transferred in a hybrid computing environment
US9224878B2 (en) * 2012-12-27 2015-12-29 Intermolecular, Inc. High work function, manufacturable top electrode
US20170084643A1 (en) * 2015-09-17 2017-03-23 Intermolecular, Inc. Storage Capacitors for Displays and Methods for Forming the Same
US9515158B1 (en) * 2015-10-20 2016-12-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with insertion layer and method for manufacturing the same
US20180240861A1 (en) * 2017-02-23 2018-08-23 International Business Machines Corporation Multilayer dielectric for metal-insulator-metal capacitor (mimcap) capacitance and leakage improvement
CN108663805A (zh) 2017-03-31 2018-10-16 中强光电股份有限公司 头戴式显示装置
JP6989207B2 (ja) * 2018-05-15 2022-01-05 住友電工デバイス・イノベーション株式会社 キャパシタの製造方法
US11171199B2 (en) * 2019-08-23 2021-11-09 Taiwan Semiconductor Manufacturing Co., Ltd. Metal-insulator-metal capacitors with high breakdown voltage
KR20210057888A (ko) * 2019-11-12 2021-05-24 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US11264340B2 (en) 2019-11-26 2022-03-01 Advanced Semiconductor Engineering, Inc. Semiconductor devices, semiconductor device packages and method for manufacturing the same
KR20210085161A (ko) 2019-12-30 2021-07-08 삼성전자주식회사 커패시터 구조물, 이의 제조 방법, 상기 커패시터 구조물을 포함하는 반도체 장치 및 이의 제조 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004296582A (ja) 2003-03-26 2004-10-21 Nec Electronics Corp 半導体装置およびその製造方法
JP2006140405A (ja) 2004-11-15 2006-06-01 Elpida Memory Inc 半導体装置及びその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7101811B2 (en) 2003-05-08 2006-09-05 Intel Corporation Method for forming a dielectric layer and related devices
KR100555543B1 (ko) * 2003-06-24 2006-03-03 삼성전자주식회사 원자층 증착법에 의한 고유전막 형성 방법 및 그고유전막을 갖는 커패시터의 제조 방법
JP4502189B2 (ja) * 2004-06-02 2010-07-14 ルネサスエレクトロニクス株式会社 薄膜の形成方法および半導体装置の製造方法
KR100688499B1 (ko) * 2004-08-26 2007-03-02 삼성전자주식회사 결정화 방지막을 갖는 유전막을 포함하는 ｍｉｍ 캐패시터및 그 제조방법
US20070049043A1 (en) 2005-08-23 2007-03-01 Applied Materials, Inc. Nitrogen profile engineering in HI-K nitridation for device performance enhancement and reliability improvement
KR100722989B1 (ko) * 2005-11-10 2007-05-30 주식회사 하이닉스반도체 캐패시터 및 그 제조 방법
US20070284677A1 (en) * 2006-06-08 2007-12-13 Weng Chang Metal oxynitride gate
JP2008072001A (ja) 2006-09-15 2008-03-27 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US7888723B2 (en) * 2008-01-18 2011-02-15 International Business Machines Corporation Deep trench capacitor in a SOI substrate having a laterally protruding buried strap

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004296582A (ja) 2003-03-26 2004-10-21 Nec Electronics Corp 半導体装置およびその製造方法
JP2006140405A (ja) 2004-11-15 2006-06-01 Elpida Memory Inc 半導体装置及びその製造方法

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Publication number Publication date
US20100207243A1 (en) 2010-08-19
US8796087B2 (en) 2014-08-05
KR20100093353A (ko) 2010-08-25
US20130280881A1 (en) 2013-10-24
US8471359B2 (en) 2013-06-25

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