JP6989207B2 - キャパシタの製造方法 - Google Patents

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Description

本発明は、MIM構造を有するキャパシタの製造方法に関する。
下部電極と誘電体と上部電極とがこの順に積層されたMIM(Metal Insulator Metal)型のキャパシタは、半導体集積回路などに用いられている。キャパシタの製造では、下部電極の上面に誘電体を形成し、当該誘電体の上面に上部電極を形成する。キャパシタの製造過程では、清浄化が必要な時点で洗浄処理を行う。
特許文献1は、MIM容量回路の製造方法を開示する。この製造方法は、硫酸により酸化されにくいTiNなどの金属を用いて下部電極を形成する。次に、硫酸を含む溶液を用いて下部電極の表面を洗浄する。その後、洗浄した下部電極の表面上に容量膜を積層する。下部電極の表面を洗浄することにより、下部電極の表面から有機物や酸化物が除去される。その結果、有機物や酸化物が原因となるリーク電流が防止される。
特許文献2は、MIMキャパシタを有する半導体装置の製造方法を開示する。半導体基板上の第1の絶縁膜上に、上部電極、容量絶縁膜及び下部電極からなるMIMキャパシタと、引出し配線の上部配線とを一体化させる。この形成では、まず、MIM形成領域における絶縁膜をドライエッチングにより容量絶縁膜が露出しない深さまで除去する、その後、当該絶縁膜をウェットエッチングにより除去する。この除去工程によれば、容量絶縁膜にフォトレジストが堆積されない。その結果、アッシングに用いる酸素プラズマが照射されることがない。従って、容量絶縁膜の平坦性の低下による絶縁破壊及び容量絶縁膜の汚染を防止することができる。
特許文献3は、基板の処理装置を開示する。この装置は、半導体プロセスにおいて、二流体洗浄を用いてウェハを洗浄する。
特開2001−210787号公報 特開2006−086155号公報 特開2014−072359号公報
MIMキャパシタを製造する過程において、誘電体を形成している途中に微小な異物(パーティクル)が表面に付着することがある。異物が付着した個所では、誘電体の形成が阻害されるので、局所的に薄い欠陥部が誘電体に生じることがある。その結果、欠陥部を含む箇所において、下部電極から上部電極までの電極間隔は、欠陥部を含まない箇所の電極間隔よりも狭くなる。
電極間隔が狭くなることによって電界強度が高くなる。電界強度が高くなることによって絶縁破壊電圧は低下する。また、電界強度が高くなることによって、誘電体の経時的絶縁破壊(Time Dependence Dielectric Breakdown:TDDB)に起因する寿命(TDDB寿命)は低下する。絶縁破壊電圧の低下とTDDB寿命の低下とによって、キャパシタの信頼性は低下する。欠陥部の誘電体の厚さを制御することはできないため、欠陥部の電極間隔も制御することはできない。従って、絶縁破壊電圧が低下する範囲およびTDDB寿命が低下する範囲を制御することもできない。その結果、キャパシタの信頼性のバラツキは大きくなる。
そこで、本発明は、キャパシタの信頼性のバラツキを低減するキャパシタの製造方法を提供する。
本発明の一形態は、下部電極と誘電体と上部電極とが積層されたMIM構造を有するキャパシタの製造方法であって、下部電極の上面に複数回の積層によって誘電体を形成する工程と、誘電体の上面に上部電極を形成する工程と、を有し、誘電体は、下部電極の上面に形成された第1の誘電体層と、第1の誘電体層の上面に形成されて上部電極に接する第2の誘電体層と、を含み、誘電体を形成する工程は、下部電極の上面に少なくとも一層の第1の誘電体層を形成し、第1の誘電体層の上面をジェット洗浄及び二流体洗浄の少なくとも一方により洗浄し、洗浄された第1の誘電体層の上面に第2の誘電体層を形成する。
本発明によれば、キャパシタの信頼性のバラツキを低減するキャパシタの製造方法が提供される。
図1は、実施形態に係るキャパシタの製造方法によって得られるキャパシタの構造を示す図である。 図2は、実施形態に係るキャパシタの製造方法における主要なステップを示す工程図である。 図3の(a)部、同(b)部及び同(c)部は、実施形態に係るキャパシタの製造方法における主要なステップを説明するための図である。 図4の(a)部、同(b)部及び同(c)部は、実施形態に係るキャパシタの製造方法における主要なステップを説明するための図である。 図5は、比較例に係るキャパシタの製造方法によって得られる比較例に係るキャパシタの構造を示す図である。 図6の(a)部〜(e)部は、比較例に係るキャパシタの製造方法における主要なステップを説明するための図である。 図7の(a)部及び同(b)部は、比較例に係るキャパシタの製造方法における主要なステップを説明するための図である。
[本発明の実施形態の説明]
本発明の一形態は、下部電極と誘電体と上部電極とが積層されたMIM構造を有するキャパシタの製造方法であって、下部電極の上面に複数回の積層によって誘電体を形成する工程と、誘電体の上面に上部電極を形成する工程と、を有し、誘電体は、下部電極の上面に形成された第1の誘電体層と、第1の誘電体層の上面に形成されて上部電極に接する第2の誘電体層と、を含み、誘電体を形成する工程は、下部電極の上面に少なくとも一層の第1の誘電体層を形成し、第1の誘電体層の上面をジェット洗浄及び二流体洗浄の少なくとも一方により洗浄し、洗浄された第1の誘電体層の上面に第2の誘電体層を形成する。
この製造方法では、誘電体の形成を複数回の積層によって行う。そして、第1の誘電体層の上面をジェット洗浄及び二流体洗浄の少なくとも一方により洗浄する。この洗浄によれば、積層中に第1の誘電体層に付着したパーティクルを除去することができる。そして、洗浄後にさらに第2の誘電体層を形成する。従って、第1の誘電体層の積層中において表面に付着したパーティクルに起因して第1の誘電体層の厚さが薄くなった場合でも、パーティクルの除去後に形成される第2の誘電体層によって、誘電体の厚さが補われる。従って、第1の誘電体層及び第2の誘電体層の全体でみれば、所望の電極間隔を確保することが可能である。その結果、キャパシタの信頼性のバラツキを低減することができる。
一形態において、上部電極を形成する工程の前に、第2の誘電体層の上面を浸漬洗浄方式及びシャワー洗浄方式の少なくともいずれか一方により洗浄してもよい。この工程によれば、第2の誘電体層の損傷を好適に抑制しながら、キャパシタの信頼性のバラツキを低減することができる。
一形態において、第2の誘電体層の上面を洗浄することなく、上部電極を形成する工程を行ってもよい。この工程によれば、第2の誘電体層の損傷をさらに抑制することができる。
一形態において、第1の誘電体層の厚さの最小値は、少なくとも50nmであってもよい。この工程によっても、キャパシタの信頼性のバラツキを好適に低減することができる。
[本発明の実施形態の詳細]
以下、本発明の実施形態に係るキャパシタの製造方法について、図面を参照して詳細に説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。また、各図において同一又は相当部分には同一符号を付し、重複する説明を省略する。
図1は、一形態にかかるキャパシタの製造方法によって製造されるキャパシタ1を示す。MIM構造を有するキャパシタ1は、基板10と、金属層としての下部電極20と、絶縁層としての第1の誘電体層31と、絶縁層としての第2の誘電体層32と、金属層としての上部電極40と、を備えている。第1の誘電体層31は、第1の目標厚さT31を有する。第2の誘電体層32は、第2の目標厚さT32を有する。また、第1の誘電体層31及び第2の誘電体層32は、全体として誘電体30を構成する。この誘電体30は、欠陥部F31、F32を有する。欠陥部F31の誘電体30の厚さD31aは、第1の誘電体層31の厚さT31aと、第2の誘電体層32の第2の目標厚さT32の和(D31a=T31a+T32)である。欠陥部F32の誘電体30の厚さD32aは、第1の目標厚さT31と、第2の誘電体層32の厚さT32aの和(D32a=T31+T32a)である。
一形態にかかるキャパシタの製造方法は、下部電極20の上面に第1の目標厚さT31の第1の誘電体層31を形成する。次に、第1の誘電体層31の上面に第2の目標厚さT32の第2の誘電体層32を形成する。その後、第2の誘電体層32の上面に上部電極40を形成する。
以下、図2のフロー図に示すキャパシタの製造方法について説明する。
まず、基板10を準備する(ステップS11)。基板10は、例えば炭化ケイ素(SiC)やケイ素(Si)、砒化ガリウム(GaAs)、窒化ガリウム(GaN)などである。次に、基板10の上面に下部電極20を形成する(ステップS12)。下部電極20は、例えばスパッタリング法によって堆積された厚さ200nmの金(Au)である。なお、下部電極20は、Ti/Auの多層膜でもよい。
次に、誘電体30を形成する(ステップS13)。まず、下部電極20の上面に第1の目標厚さT31で第1の誘電体層31を形成する(ステップS13a)。ステップS13では、例えばプラズマCVD(p−CVD)法により窒化ケイ素(SiN)の層を形成する。また、最初に成膜する第1の誘電体層31の厚さ(第1の目標厚さT31)は、例えば100nmである。
ここで、第1の誘電体層31を厚さT31a(T31>T31a)まで形成した時点で、パーティクルP31が付着した状態を想定する(図3の(a)部参照)。厚さT31aは、例えば50nmである。この状態でさらに処理を進行すると、パーティクルP31が付着した部分は、第1の目標厚さT31(100nm)まで行なわれるべき第1の誘電体層31の形成が妨げられる(図3の(b)部参照)。その結果、ステップS13aの完了時において、パーティクルP31が付着した部分における第1の誘電体層31の厚さは、第1の目標厚さT31に達しない可能性がある。つまり、パーティクルP31が付着した部分における第1の誘電体層31の厚さは、第1の目標厚さT31よりも薄い。
第1の誘電体層31を形成した後に、第1洗浄処理を行う(ステップS13b)。図3の(c)部に示すように、この第1洗浄処理によってパーティクルP31が取り除かれる。第1の誘電体層31に対する洗浄処理には、ジェット洗浄方式又は二流体洗浄方式のいずれかを用いる。ジェット洗浄方式及び二流体洗浄方式はパーティクル除去性能が高い。従って、第1の誘電体層31のパーティクルP31をより確実に取り除くことができる。さらに好ましくは、第1の誘電体層31に対する洗浄処理には、二流体洗浄方式を用いる。二流体洗浄方式はパーティクル除去性能が高い。さらに、二流体洗浄方式は洗浄対象物の損傷が起こりにくい。ステップS13bにより、パーティクルP31が取り除かれた結果、局所的に薄い欠陥部F31が第1の誘電体層31に生じる。
続いて、第1の誘電体層31の上面に第2の誘電体層32を形成する(ステップS13c)。ステップS13cでは、p−CVD法により第1の誘電体層31の上面にSiNの層を形成する。ステップS13cにおいて、第2の誘電体層32は第2の目標厚さT32まで形成する。第2の目標厚さT32は例えば100nmである。
ここで、第2の誘電体層を厚さT32aまで形成した時点で、新たなパーティクルP32が付着した状態を想定する(図4の(a)部参照)。パーティクルP32が付着する位置は、パーティクルP31とは異なっている。厚さT32aは、例えば50nmである。その結果、第2の誘電体層32に厚さの薄い箇所が生成される。
第2の誘電体層32を形成した後に、第2洗浄処理を行う(ステップS13d)。第2洗浄処理を実行することにより、パーティクルP32が取り除かれる(図4の(b)部参照)。第2の誘電体層32に対する洗浄処理に、洗浄媒体がパーティクルに衝突するときに生じる衝撃力が大きい洗浄方式を用いた場合には、第2の誘電体層32のパーティクルが脱離するときに、第2の誘電体層32の下側の第1の誘電体層31までが同時に剥がれる損傷を引き起こすおそれがある。つまり、第2の誘電体層32の表面の損傷を与え得る方式は好ましくない。従って、第2の誘電体層32に対する洗浄処理には、洗浄対象物の損傷が起こりにくい洗浄方式を用いる。洗浄対象物の損傷が起こりにくい洗浄方式として、浸漬洗浄方式あるいはシャワー洗浄方式が挙げられる。
図4の(c)部に示すように、第2の誘電体層32の上面に上部電極40を形成する(ステップS14)。例えば、ステップS14では、蒸着法により厚さ200nmの金(Au)の層を形成する。以上のステップS11〜S14を実施した結果、キャパシタ1が得られる。
以下、比較例に係るキャパシタ100の製造方法の課題について、詳細に説明する。
図5の(a)部は、比較例に係るキャパシタ100の平面図であり、図5の(b)部は、同(a)部の線VI−VIに沿ったキャパシタ100の断面図である。キャパシタ100は、基板110の上面に形成された下部電極120と、下部電極120の上面に形成された誘電体130と、誘電体130の上面に形成された上部電極140と、を有し、各層はこの順に積層されている。
基板110は例えば炭化ケイ素(SiC)である。下部電極120は例えばスパッタリング法によって形成された厚さ200nmの金(Au)である。誘電体130は例えば化学気相成長(Chemical Vapor Deposition:CVD)法によって形成された厚さ200nmの窒化ケイ素(SiN)である。上部電極140は例えば蒸着法によって形成された厚さ200nmの金(Au)である。比較例のキャパシタ100は、欠陥部F130を含む。欠陥部F130は、誘電体130の厚さが局所的に薄い部分である。欠陥部F130の厚さD130aは、欠陥がない領域の厚さD130に比べて、薄い。
図5に示すキャパシタ100は、比較例として示す以下の製造方法によって形成される。
まず、基板110を準備する(図6の(a)部参照)。次に、基板110の上面に下部電極120を形成した後に、下部電極120の上面に誘電体130を厚さT130aまで形成する。厚さT130aは例えば100nmである。厚さT130aは、厚さD130の1/2である。
ここで、図6の(b)部に示すように、この段階で誘電体130上にパーティクルP130が付着したと仮定する。パーティクルP130が発生する原因として、例えばCVD装置の本体からの塵埃、CVD装置の反応容器内部に付着した生成物の剥離などがある。適切に管理されたCVD装置では、発生するパーティクルP130の粒径は例えば0.1μm以上5μm以下程度であり、また、誘電体130を形成している途中にパーティクルP130が付着する密度は例えば2個/cm以下である。MIMキャパシタの平面サイズは、10μm以上数mm以下が一般的である。従って、上記密度から想定される欠陥密度は極めて小さい。が、一旦パーティクルP130が付着すると、当該部分の誘電体130の厚さは薄くなる(図6の(c)部参照)。
図6の(d)部に示すように、誘電体130を形成した後に洗浄処理を行う。洗浄処理によって、パーティクルP130は脱離する。その結果、誘電体130の厚さが局所的に薄い欠陥部F130が生じる(図5の(e)部参照)。
さらに続けて上部電極140を形成する。その結果、図5に示すキャパシタ100が得られる。
図5に示すように、欠陥部F130を含まない領域における厚さD130に比べて、欠陥部F130の厚さD130aは薄い。これら厚さD130、D130aは、下部電極120から上部電極140までの電極間隔である。欠陥部F130の厚さD130aは、誘電体130の形成中におけるパーティクルP130が付着するタイミングに依存する。しかし、パーティクルP130が付着するタイミングを制御することはできない。
換言すると、キャパシタ100を製造する過程において、誘電体130を形成している途中に微小な異物(パーティクルP130)が付着することに起因して、キャパシタ100は誘電体130の厚さD130aが局所的に薄い欠陥部F130を含む。誘電体130に欠陥がない領域における厚さD130に比べて、欠陥部F130における厚さF130aは薄い。この欠陥部F130では電界強度が高くなる。電界強度が高くなると必然的に絶縁破壊電圧が低下する。また、高い電界強度が付与されると、当該箇所の誘電体130の絶縁破壊に至るまでの時間、すなわちTDDB(Time Dependence Dielectric Breakdown)が低下し、キャパシタ100の信頼性は低下する。欠陥部F130の厚さD130aも制御できない。従って、絶縁破壊電圧が低下する領域、及び、TDDB寿命が低下する領域の生成を制御することもできない。
以下、実施形態にかかるキャパシタの製造方法の作用効果について、詳細に説明する。本実施形態に係るキャパシタの製造方法は、比較例として示したキャパシタの製造方法が有する問題に鑑み、第一の点としてはパーティクルP31、P32が付着した箇所の誘電体30の誘電体厚さD31a、D32aが局所的に薄くなることを抑制する。「局所的に薄い」とは、例えば、所望の強度よりも大きい電界強度が発生する誘電体30の厚さをいう。第二の点として、その欠陥部F31、F32の誘電体30の誘電体厚さD31a、D32aを制御する。このため成膜初期の段階でパーティクルP31、P32が生じても、パーティクルP31、P32の除去後に所望の誘電体厚さD31a、D32aを確保することができる。パーティクルP31、P32の発生を完全に抑えることは事実上不可能である。しかし、パーティクルP31、P32の付着によって生じる誘電体30の誘電体厚さD31a、D32aに関する問題は、第1の誘電体層31を形成する工程(ステップS13a)と、第1の誘電体層31に対して洗浄処理を行う工程(ステップS13b)と、第2の誘電体層32を形成する工程(ステップS13c)と、第2の誘電体層32に対して洗浄処理を行う工程(ステップS13c)と、を組み合わせることで解決する。
つまり、下部電極20上に形成する誘電体30を複数回に分割して形成し(ステップS13a、ステップS13c)、かつ、パーティクルP31の除去を目的とする洗浄方法を最初に形成する第1の誘電体層31に行う洗浄処理(ステップS13b)と、後段の第2の誘電体層32について行う洗浄処理(ステップS13d)と、で異ならせる。
まとめると、実施形態に係るキャパシタの製造方法では、誘電体30の形成を複数回の積層(ステップS13a、S13c)によって行う。そして、第1の誘電体層31の上面をジェット洗浄及び二流体洗浄の少なくとも一方により洗浄する(ステップS13b)。この洗浄によれば、積層中に第1の誘電体層31に付着したパーティクルP31を除去することができる。そして、洗浄後にさらに第2の誘電体層32を形成する。従って、第1の誘電体層31の積層中において表面に付着したパーティクルP31に起因して第1の誘電体層31の厚さが薄くなった場合でも、パーティクルP31の除去後に形成される第2の誘電体層32によって、誘電体30の厚さが補われる。従って、第1の誘電体層31及び第2の誘電体層32の全体でみれば、所望の電極間隔を確保することが可能である。その結果、キャパシタ1の信頼性のバラツキを低減することができる。
ところで、図7の(a)部に示すように、第1の誘電体層231を形成中に洗浄処理を行なってもパーティクルP233を取り除くことができずに残った場合、この部分では、続けて行なわれる第2の誘電体層232の形成が妨げられる。パーティクルP233が庇となり、その庇部の下方には第2の誘電体層232が形成されない(図7の(b)部参照)。その結果、パーティクルP233が残った部分の誘電体230の誘電体厚さは、全体として薄くなり、第1の誘電体層231の厚さと等しくなる。
そこで、ステップS13bの洗浄処理では、ジェット洗浄方式及び二流体洗浄方式を採用する。つまり、第1の誘電体層31(最初に成膜される誘電体層)に対する洗浄処理は、ジェット洗浄方式及び二流体洗浄方式のいずれか一方を用いる。ジェット洗浄方式及び二流体洗浄方式はパーティクル除去性能が高い。従って、第1の誘電体層31に付着したパーティクルP31をより効果的に取り除くことができる。第1の誘電体層31のパーティクルP31が取り除かれるので、第1の誘電体層31の欠陥部F31が第2の誘電体層32によって補われる効果を得ることができる。
ステップS13dの洗浄処理では、浸漬洗浄方式及びシャワー洗浄方式のいずれか一方を採用する。つまり、最上層である第2の誘電体層32に対する洗浄処理は、浸漬洗浄方式及びシャワー洗浄方式のいずれかを用いる。浸漬洗浄方式及びシャワー洗浄方式を用いることにより、第2の誘電体層32の損傷が起こりにくい。ステップS13dによれば、第2の誘電体層32のパーティクルP32を取り除くことができる。第2の誘電体層32のパーティクルP32に起因して上部電極40に生じる欠陥の発生を抑制することができる。
要するに、(1)時系列的に形成される複数の誘電体層の厚さの最小値が所定の厚さ以上であり、この最小の厚さが設定される第1の誘電体層31は、最上層(当該層の上に上部電極40が形成される)ではない点、(2)誘電体30の誘電体厚さD30は、所定の単位面積当たりの容量値を与える厚さである点、及び、(3)洗浄処理について、最上層以外の層(つまり第1の誘電体層31)についてはジェット洗浄及び二流体洗浄のいずれか一方を用いる点である。
また、実施形態に係るキャパシタの製造方法によって得られたキャパシタ1では、第1の誘電体層31の欠陥部F31は、その上側の第2の誘電体層32によって補われる。同様に、第2の誘電体層の欠陥部F32は第1の誘電体層31により補われる。第1の誘電体層31は、第2の誘電体層32よりも前に形成している。従って、第2の誘電体層32の欠陥部F32が第1の誘電体層31によって補われる効果を得ることができる。
また、パーティクルの発生密度及びパーティクルの粒径を予測すると、各成膜について同じ箇所にパーティクルが生成/付着する確率は大きくても10−12程度になり、実際上無視できる確率となる。すなわち、誘電体30を少なくとも2層の構成とし、当該2層の誘電体層31、32を時系列的に分割して形成する場合、パーティクルが同じ箇所、あるいは少なくともその一部が重複した箇所に付着する確率は大きくとも10−12程度で、実際上無視できる。
さらに、最初の成膜である箇所にパーティクルが付着し、当該箇所の成膜が全く行われなかった場合であっても、その後の成膜により当該箇所には所定の膜厚以上の誘電体膜が存在することになる。また、誘電体層に対して洗浄処理を行うことによって、誘電体層に付着したパーティクルが取り除かれるため、誘電体層に生じた欠陥部をその上側に形成される一つ以上の他の誘電体層によって補うことができる。そしてこの最少厚をたとえば50nmとすることにより、誘電体30に印加される電界強度を、絶縁破壊に至らない最大電界強度以下に設定することができる。
本発明は、前述した実施形態に限定されず、本発明の要旨を逸脱しない範囲で種々の変形が可能である。
例えば、上記実施形態では、第1の誘電体層31の第1の目標厚さT31と第2の誘電体層32の第2の目標厚さT32が等しい場合を示した。しかし、第1の目標厚さT31及び第2の目標厚さT32を足し合わせた総厚は、誘電体30の誘電率から決定される単位面積当たりの容量を与えるものであればよい。つまり、第1の目標厚さT31は、第2の目標厚さT32と異なってよい。例えば第1の誘電体層31の第1の目標厚さT31と第2の誘電体層32の第2の目標厚さT32とを合わせた層厚が200nmであるとする。この場合には、第1の目標厚さT31を50nmとし、第2の目標厚さT32を150nmとしてよい。つまり、第2の目標厚さT32を第1の目標厚さT31より大きく設定してよい。
また、上記実施形態では誘電体30を2回の積層工程(ステップS13a、S13c)に分割して行ったが、分割回数(積層工程の回数)は、2回に限定されない。分割回数は、3回であってもよいし、3回以上であってもよい。
また、最上の第2の誘電体層32については、洗浄処理を行なわなくともよい。第2の誘電体層32には上部電極40が形成される。第2の誘電体層32にパーティクルP31が付着していても、パーティクルP32は、上部電極40の金属によって覆われる。その結果、パーティクルP32を第2の誘電体層32に固着することができる。
1,100…キャパシタ、10…基板、20…下部電極、30…誘電体、31…第1の誘電体層、32…第2の誘電体層、40…上部電極、100…キャパシタ、110…基板、120…下部電極、130…誘電体、140…上部電極、D30…誘電体厚さ、D31a…誘電体厚さ、D32a…誘電体厚さ、F31,F32,F130…欠陥部、T31…第1の目標厚さ、T32…第2の目標厚さ、P31,P32,P130…パーティクル。

Claims (1)

  1. 下部電極と誘電体と上部電極とが積層されたMIM構造を有するキャパシタの製造方法であって、
    前記下部電極の上面に複数回の積層によって前記誘電体を形成する工程と、
    前記誘電体の上面に前記上部電極を形成する工程と、を有し、
    前記誘電体は、前記下部電極の上面に形成された第1の誘電体層と、前記第1の誘電体層の上面に形成されて前記上部電極に接する第2の誘電体層と、を含み、
    前記誘電体を形成する工程は、前記下部電極の上面に少なくとも一層の前記第1の誘電体層を形成し、前記第1の誘電体層の上面をジェット洗浄及び二流体洗浄の少なくとも一方により洗浄し、洗浄された前記第1の誘電体層の上面に前記第2の誘電体層を形成し、
    前記上部電極を形成する工程の前に、前記第2の誘電体層の上面を浸漬洗浄方式及びシャワー洗浄方式の少なくともいずれか一方により洗浄する、キャパシタの製造方法。
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