JP2006086155A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】半導体基板(図示せず)上の第1の絶縁膜101上に、上部電極111a、容量絶縁膜105a、下部電極104aからなるMIMキャパシタ113と、MIMキャパシタ113の上部電極111aと電気的に接続するMIMキャパシタ引出し配線114の上部配線111bとを一体化形成する。このとき、MIMキャパシタ形成領域MIM1における第4の絶縁膜106をドライエッチングにより容量絶縁膜105aが露出しない深さまで除去した後に、ウェットエッチングにより除去する。これにより容量絶縁膜105a上にフォトレジストが堆積されないため、アッシングに用いる酸素プラズマが照射されることがなく、容量絶縁膜の平坦性の低下による絶縁破壊及び容量絶縁膜の汚染によるMIMキャパシタの動作不良、歩留り低下、デバイスの信頼性低下を防止することができる。
【選択図】図1
Description
第2の絶縁膜に形成された下部電極溝及び配線溝とを備え、下部電極は下部電極溝内に埋め込まれており、下部配線は配線溝内に埋め込まれていることを特徴としている。
図1は、本実施形態におけるMIMキャパシタを備えた半導体装置を示す断面図である。図中において、左はMIMキャパシタ形成領域MIM1を示し、真ん中はMIMキャパシタ引出し配線形成領域MIM2を示し、右は配線形成領域Rlogicを示している。
本発明の第1の実施形態に係る半導体装置の製造方法について説明する。図2(a)〜(e)及び図3(a)〜(c)は、第1の実施形態に係る半導体装置の製造工程を示す断面図である。図中において、左はMIMキャパシタ形成領域MIM1を示し、真ん中はMIMキャパシタ引出し配線形成領域MIM2を示し、右は配線形成領域Rlogicを示している。
図4は、本実施形態におけるMIMキャパシタを備えた半導体装置を示す断面図である。図中において、左はMIMキャパシタ形成領域MIM1を示し、真ん中はMIMキャパシタ引出し配線形成領域MIM2を示し、右は配線形成領域Rlogicを示している。
本発明の第2の実施形態に係る半導体装置の製造方法について説明する。図5(a)〜(e)及び図6(a)〜(c)は、第2の実施形態に係る半導体装置の製造工程を示す断面図である。図中において、左はMIMキャパシタ形成領域MIM1を示し、真ん中はMIMキャパシタ引出し配線形成領域MIM2を示し、右は配線形成領域Rlogicを示している。
2 第1の金属膜
2a 下部電極
2b 下部配線
3 第2の絶縁膜
3a 容量絶縁膜
4 レジストマスク
5 第2の金属膜
5a 上部電極
5b 上部配線
6 MIMキャパシタ
7 配線
101 第1の絶縁膜
102 第2の絶縁膜
103a 下部電極溝
103b 配線溝
103c 配線溝
104 第1の金属膜
104a 下部電極
104b 下部配線
104c 配線
105 第3の絶縁膜
105a 容量絶縁膜
106 第4の絶縁膜
106a 第4の絶縁膜
107 レジストマスク
108 開口部
109 レジストマスク
110 コンタクトホール
111 第2の金属膜
111a 上部電極
111b 上部配線
112 レジストマスク
113 MIMキャパシタ
114 MIMキャパシタ引出し配線
201 第1の絶縁膜
202 第1の金属膜
202a 下部電極
202b 下部配線
202c 配線
203 第2の絶縁膜
203a 容量絶縁膜
204 第3の絶縁膜
204a 第3の絶縁膜
205 レジストマスク
206 開口部
207 レジストマスク
208 コンタクトホール
209 第2の金属膜
209a 上部電極
209b 上部配線
210 レジストマスク
211 MIMキャパシタ
212 MIMキャパシタ引出し配線
Claims (9)
- 半導体基板上に形成された第1の絶縁膜と、前記第1の絶縁膜上に形成された第1の金属膜からなる下部電極と、前記下部電極の上に形成された容量絶縁膜と、前記容量絶縁膜の上に形成された第2の金属膜からなる上部電極とにより形成されたMIMキャパシタを有する半導体装置において、
前記第1の絶縁膜上に形成された前記第1の金属膜からなる下部配線と、
前記下部配線の上に形成された前記第2の金属膜からなる上部配線を有し、
前記上部配線と前記上部電極とは一体化形成されていることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第1の絶縁膜上に形成された第2の絶縁膜と、
前記第2の絶縁膜に形成された下部電極溝及び配線溝とを備え、
前記下部電極は前記下部電極溝内に埋め込まれており、
前記下部配線は前記配線溝内に埋め込まれていることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記下部電極は、上面及び側面が前記容量絶縁膜で覆われていることを特徴とする半導体装置。 - 請求項1〜3のうちいずれか1項に記載の半導体装置において、
前記下部電極及び前記下部配線上に形成された前記容量絶縁膜となる第3の絶縁膜と、
前記第3の絶縁膜上に形成された第4の絶縁膜と、
前記下部電極上の前記第4の絶縁膜に形成された開口部と、
前記下部配線上の前記第3の絶縁膜及び前記第4の絶縁膜を貫通して設けられたコンタクトホールとを備え、
前記上部電極は、前記開口部内に露出する前記第3の絶縁膜からなる前記容量絶縁膜上に形成されており、
前記上部配線は、前記下部配線に接続するように前記コンタクトホール内に形成されていることを特徴とする半導体装置。 - 請求項4記載の半導体装置において、
前記開口部と前記コンタクトホールは、前記第4の絶縁膜で分離されており、
前記上部電極と前記上部配線は、前記第4の絶縁膜上で接続されていることを特徴とする半導体装置。 - 半導体基板上に第1の絶縁膜を形成する工程(a)と、
前記第1の絶縁膜上に第1の金属膜からなる下部電極及び下部配線を形成する工程(b)と、
前記下部電極上に容量絶縁膜を形成する工程(c)と、
前記容量絶縁膜上に第2の金属膜からなる上部電極を形成する共に、前記下部配線上に前記第2の金属膜からなる上部配線を形成する工程(d)とを備え、
前記上部配線と前記上部電極とは一体化形成されていることを特徴とする半導体装置の製造方法。 - 請求項6記載の半導体装置の製造方法において、
前記工程(a)の後で、前記工程(b)の前に、前記第1の絶縁膜上に第2の絶縁膜を形成する工程と、前記第2の絶縁膜に下部電極溝及び配線溝を形成する工程とを備え、
前記工程(b)では、前記下部電極溝内に前記下部電極を形成すると共に、前記配線溝内に前記下部配線を形成することを特徴とする半導体装置の製造方法。 - 請求項6記載の半導体装置の製造方法において、
前記工程(b)では、前記第1の絶縁膜上に第1の金属膜を形成した後、前記第1の金属膜をパターニングして前記下部電極及び前記下部配線を形成し、
前記工程(c)では、前記下部電極の上面及び側面を覆うように前記容量絶縁膜を形成することを特徴とする半導体装置の製造方法。 - 請求項6〜8のうちいずれか1項に記載の半導体装置の製造方法において、
前記工程(c)では、
前記下部電極及び前記下部配線上に前記容量絶縁膜となる第3の絶縁膜を形成し、
前記工程(c)の後で前記工程(d)の前に、
前記第3の絶縁膜上に第4の絶縁膜を形成する工程(e)と、
前記下部電極上方の前記第4の絶縁膜を前記第3の絶縁膜が露出しない深さまでドライエッチングして、開口部を形成する工程(f)と、
前記工程(f)の後に、前記下部配線上の前記第3の絶縁膜及び前記第4の絶縁膜を貫通するコンタクトホールを形成する工程(g)と、
前記工程(g)の後に、前記開口部内に残存する前記第4の絶縁膜をウェットエッチングする工程(h)とを備え、
前記工程(d)では、基板上に前記第2の金属膜を形成した後、前記第2の金属膜をパターニングして前記上部電極と前記上部配線を一体化形成することを特徴とする半導体装置の製造方法。
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