JP5128851B2 - 半導体装置及びその製造方法 - Google Patents
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Description
シリンダー型容量は、文字通りシリンダー型(円筒)にパターニングされた孔に、下部電極、絶縁膜及び上部電極が順番に被覆よく堆積されたものである。孔を開けてから容量部を形成するため、スタック型などに比べて隣接するDRAM用メモリセルとショートする可能性が低く、高集積化に適している。しかしながら、更なる微細化により、シリンダー型といえども十分な容量値を確保することが難しくなっており、少しでも容量値を増やす手法が望まれている。
まず、図5(a)のようにシリコン基板110の上に(第2の)絶縁膜180が成膜され、公知の方法でコンタクト190が形成される。その上に層間絶縁膜120が成膜され(通常500nm〜1.2μm程度)、フォトレジスト膜を用いたパターニングが行われ、孔130が形成される。続いて図5(b)のように導電性の下部電極膜141が成膜される。
下部電極膜141を除去する方法としては、エッチバックによる方法とCMP法(Chemical Mechanical Polishing;化学的機械的研磨法)がある。
続いて、図6(a)のように、容量絶縁膜142及び導電性の上部電極143を順に成膜する。さらに、容量絶縁膜142及び上部電極143に対しフォトレジストを用いてパターニングして、図6(b)のような構造を得る。なお、便宜上、1つのDRAM用メモリセルだけにパターニングしたものを示すが、実際は他のDRAM用メモリセルと共通の容量絶縁膜142と上部電極143となっている。最後に絶縁膜160を成膜することで、図6(c)のようにシリンダー型容量140が形成され、半導体装置が完成する。
また、特許文献2記載のようなCMP法は、ゴミ・傷などが発生しやすく、容量膜リークに敏感な容量の形成方法としては、現状では適していない。
前記第1の絶縁膜及び前記層間絶縁膜をこの順で選択的に除去して、前記第1の絶縁膜及び前記層間絶縁膜に孔を形成する工程と、
前記孔の内壁のうち前記層間絶縁膜の部分をサイドエッチングし、前記第1の絶縁膜が前記孔の縁から中心方向へ突出した構造を形成する工程と、
前記第1の絶縁膜の上面、側面及び下面から、前記孔の内壁及び底面にわたって下部電極膜を形成する工程と、
前記孔の内部に保護膜を埋設する工程と、
前記第1の絶縁膜の上面及び側面に形成された前記下部電極膜を除去する工程と、
前記保護膜を除去する工程と、
前記孔の内部において前記下部電極膜上に容量絶縁膜及び上部電極をこの順に積層するとともに、前記層間絶縁膜上に前記容量絶縁膜及び前記上部電極をこの順に積層する工程と、
を含み、
前記第1の絶縁膜のうち前記孔の縁から中心方向に突出した先端部までの長さは、前記下部電極膜の膜厚と同じであることを特徴とする半導体装置の製造方法が提供される。
前記半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成された第1の絶縁膜と、
前記層間絶縁膜及び前記第1の絶縁膜に形成された孔に埋設されたシリンダー型容量とを含む半導体装置において、
前記第1の絶縁膜は、前記孔の縁から中心方向へ突出する構造を有し、
前記シリンダー型容量は、下部電極膜、容量絶縁膜及び上部電極が、この順に積層された構造を有し、
前記下部電極膜は、前記孔の上部においてその上面が前記第1の絶縁膜が突出した部分により覆われており、
前記第1の絶縁膜のうち前記孔の縁から中心方向に突出した先端部までの長さは、前記下部電極膜の膜厚と同じであることを特徴とする半導体装置が提供される。
半導体装置100は、シリコン基板110と、その上に形成された第2の絶縁膜180と、その上に形成された層間絶縁膜120と、その上に形成された第1の絶縁膜150と、層間絶縁膜120及び前記第1の絶縁膜150に形成された孔130に埋設されたシリンダー型容量140と、その上に絶縁膜160とを含む(図2(d))。
図2(d)に示す半導体装置100は、図6(c)に示す従来の半導体装置と同様の手順で形成されたものであるが、第1の絶縁膜150が、孔130の内壁上部に形成されている下部電極膜141の上端部を保護するマスクとなっている点で従来と異なっている。
下部電極膜141は孔130の内壁を覆うように形成されている。下部電極膜141は、孔130の内壁において層間絶縁膜120と容量絶縁膜142と間にはさまれた構造であり、下部電極膜141の上面は第1の絶縁膜150が突出した部分により覆われている。従来図6(c)のように、孔130の上部における下部電極膜141の上端部は、エッチバックされているという問題があったが、これに対し本実施の形態における半導体装置100では、下部電極膜141の上端部の欠損が抑制できる。すなわち、下部電極膜141の上面が第1の絶縁膜150が突出した部分により覆われているため、下部電極膜141の上端部の欠損や除去が抑制される。すなわち、下部電極膜141の表面積の減少を抑えることができる。少なくとも下部電極膜141のうち孔130の内壁上部における下部電極膜141の上面が第1の絶縁膜150が突出した部分により覆われていればよい。
第1の絶縁膜150は、層間絶縁膜120上に形成され、孔130の縁から中心方向へ突出する構造を有している。第1の絶縁膜150は、孔130の開口部の内側に向かって突出し、孔130の上部を覆うひさし状の形状となっている。このような形状であることにより、孔130の内壁の上部に形成された下部電極膜141の上端部分をエッチングから保護できる。
本実施の形態における半導体装置100の製造方法は、以下の工程を含む。
(A)半導体基板上に層間絶縁膜及び第1の絶縁膜を、この順に積層する工程。
(B)前記第1の絶縁膜及び前記層間絶縁膜をこの順で選択的に除去して、前記第1の絶縁膜及び前記層間絶縁膜に孔を形成する工程。
(C)前記孔の内壁のうち前記層間絶縁膜の部分をサイドエッチングし、前記第1の絶縁膜が前記孔の縁から中心方向へ突出した構造を形成する工程。
(D)前記第1の絶縁膜の上面、側面及び下面から、前記孔の内壁及び底面にわたって下部電極膜を形成する工程。
(E)前記孔の内部に保護膜を埋設する工程。
(F)前記第1の絶縁膜の上面及び側面に形成された前記下部電極膜を除去する工程。
(G)前記保護膜を除去する工程。
(H)前記孔の内部において、前記下部電極膜上に容量絶縁膜及び上部電極を、この順に積層する工程。
各工程について、以下詳述する。
突出した部分の長さ、いいかえると、孔130の縁から内側に突出した先端部までの長さとしては、下部電極膜141の膜厚と同じ長さであることが好ましい。突出した部分が孔130の内壁の上部にある下部電極膜141の上面を覆うことができる程度の長さがあればよい。具体的には、10〜80nm程度が好ましい。これにより、下部電極膜141の上端部の欠損や除去を抑制できる。
保護膜170により、第1の絶縁膜150上の下部電極膜141をエッチバックする際に、孔130の内部の下部電極膜141がエッチバックされるのを抑制することができる。
第1の絶縁膜150上の下部電極膜141を除去することにより、隣接するDRAM用メモリセル同士がショートすることを低減できる。
下部電極膜141を除去する方法には、エッチバックによる方法をとることができる。従来のエッチバックによる方法を用いた場合、図5(d)のように、孔130の内壁上部に形成された下部電極膜141の上端部もエッチバックされ、下部電極膜141の表面積が減少し、ひいては容量値が低下してしまうという問題があった。かりに図5(c)のように保護膜170(フォトレジスト膜)を孔130が完全に満たされるように埋め込んだとしてもこのような問題は解決できなかった。しかし、本実施形態における半導体装置100の製造方法では、下部電極膜141のエッチバックの際に、第1の絶縁膜150がマスクとなり、孔130の内壁を覆うように形成された下部電極膜141上端部の欠損や除去が抑えられる。それにより、下部電極膜141の表面積の減少を抑制し、容量値の低下を防ぎ、このような問題を解決できる。
その後、公知の方法により、容量絶縁膜142及び上部電極143に対しフォトレジストを用いてパターニングを行い、図2(c)に示すような構造を得る。なお、便宜上、1つのDRAM用メモリセルだけにパターニングしたものが示されているが、実際は他のDRAM用メモリセルと共通の容量絶縁膜142と上部電極143となっている。
さらに、公知の方法で絶縁膜160を成膜することで、図2(d)のようなDRAM容量部が形成される。
本実施の形態における半導体装置100は、図1及び図2を参照して説明した第一の実施の形態における半導体装置100とほぼ同様の構成を有するが、第1の絶縁膜150が除去された点で、第一の実施の形態と異なる(図3(d))。なお、第一の実施の形態と同様の構成についての記載は省略する。
本実施の形態における半導体装置100は、第二の実施の形態における半導体装置100とほぼ同様の構成を有するが、第2の絶縁膜180と層間絶縁膜120との間に第3の絶縁膜200が形成され、第2の絶縁膜180及び第3の絶縁膜200にはコンタクト190が形成されている点で、第一の実施の形態と異なる(図4(b))。なお、第一の実施の形態と同様の構成についての記載は省略する。
次に、第一の実施の形態で説明したのと同様にして、層間絶縁膜及び第1の絶縁膜を、この順に積層し、第1の絶縁膜150及び層間絶縁膜120をこの順で選択的に除去して、第1の絶縁膜150及び層間絶縁膜120に孔130を形成し、孔130の内壁のうち層間絶縁膜120の部分をサイドエッチングし、第1の絶縁膜150が孔130の縁から中心方向へ突出した構造を形成する(図4(a))。これ以降の処理は、第一の実施の形態と同様に行われるので、説明を省略する。同様にして、図4(b)のようなDRAM容量部が形成される。
本実施の形態における半導体装置では、第3の絶縁膜200が阻止膜として用いられるため、層間絶縁膜120と第2の絶縁膜180が同じ膜種としても第2の絶縁膜180のエッチングが抑制され、コンタクト190が突出した形状になることを抑制することができる。
なお、本発明は、以下の態様を含む。
(付記1)
半導体基板上に、層間絶縁膜及び第1の絶縁膜を、この順に積層する工程と、
前記第1の絶縁膜及び前記層間絶縁膜をこの順で選択的に除去して、前記第1の絶縁膜及び前記層間絶縁膜に孔を形成する工程と、
前記孔の内壁のうち前記層間絶縁膜の部分をサイドエッチングし、前記第1の絶縁膜が前記孔の縁から中心方向へ突出した構造を形成する工程と、
前記第1の絶縁膜の上面、側面及び下面から、前記孔の内壁及び底面にわたって下部電極膜を形成する工程と、
前記孔の内部に保護膜を埋設する工程と、
前記第1の絶縁膜の上面及び側面に形成された前記下部電極膜を除去する工程と、
前記保護膜を除去する工程と、
前記孔の内部において、前記下部電極膜上に容量絶縁膜及び上部電極を、この順に積層する工程と、
を含むことを特徴とする半導体装置の製造方法。
(付記2)
付記1記載の半導体装置の製造方法において、
前記第1の絶縁膜の上面及び側面に形成された前記下部電極膜を除去する前記工程のあとに、
前記第1の絶縁膜を除去する工程をさらに含むことを特徴とする半導体装置の製造方法。
(付記3)
付記1または2記載の半導体装置の製造方法において、
前記半導体基板上に、層間絶縁膜及び第1の絶縁膜を、この順に積層する前記工程の前に、
前記半導体基板と前記層間絶縁膜との間に、第2の絶縁膜及び第3の絶縁膜を、この順に積層する工程と、
前記第3の絶縁膜及び第2の絶縁膜をこの順で選択的に除去して、前記第2の絶縁膜及び前記第3の絶縁膜にコンタクトホールを形成し、前記コンタクトホール内に前記下部電極膜と接続するコンタクトを形成する工程とをさらに含み、
前記孔を形成する前記工程において、
前記第3の絶縁膜をエッチング阻止膜として用いて前記孔を形成することを特徴とする半導体装置の製造方法。
(付記4)
半導体基板と、
前記半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成された第1の絶縁膜と、
前記層間絶縁膜及び前記第1の絶縁膜に形成された孔に埋設されたシリンダー型容量とを含む半導体装置において、
前記第1の絶縁膜は、前記孔の縁から中心方向へ突出する構造を有し、
前記シリンダー型容量は、下部電極膜、容量絶縁膜及び上部電極が、この順に積層された構造を有し、
前記下部電極膜は、前記孔の上部においてその上面が前記第1の絶縁膜が突出した部分により覆われていることを特徴とする半導体装置。
(付記5)
付記4記載の半導体装置において、
前記層間絶縁膜がシリコン酸化膜であることを特徴とする半導体装置。
(付記6)
付記4または5記載の半導体装置において、
前記第1の絶縁膜が窒化膜であることを特徴とする半導体装置。
(付記7)
付記4乃至6記載の半導体装置において、
前記半導体基板と前記層間絶縁膜との間に、さらに第2の絶縁膜及び第3の絶縁膜が、この順で積層された構造を有し、
前記第2の絶縁膜及び第3の絶縁膜が、前記下部電極膜と接続するコンタクトを有することを特徴とする半導体装置。
110 シリコン基板
120 層間絶縁膜
130 孔
140 シリンダー型容量部
141 下部電極膜
142 容量絶縁膜
143 上部電極
150 第1の絶縁膜
160 絶縁膜
170 保護膜
180 第2の絶縁膜
190 コンタクト
200 第3の絶縁膜
Claims (7)
- 半導体基板上に、層間絶縁膜及び第1の絶縁膜を、この順に積層する工程と、
前記第1の絶縁膜及び前記層間絶縁膜をこの順で選択的に除去して、前記第1の絶縁膜及び前記層間絶縁膜に孔を形成する工程と、
前記孔の内壁のうち前記層間絶縁膜の部分をサイドエッチングし、前記第1の絶縁膜が前記孔の縁から中心方向へ突出した構造を形成する工程と、
前記第1の絶縁膜の上面、側面及び下面から、前記孔の内壁及び底面にわたって下部電極膜を形成する工程と、
前記孔の内部に保護膜を埋設する工程と、
前記第1の絶縁膜の上面及び側面に形成された前記下部電極膜を除去する工程と、
前記保護膜を除去する工程と、
前記孔の内部において前記下部電極膜上に容量絶縁膜及び上部電極をこの順に積層するとともに、前記層間絶縁膜上に前記容量絶縁膜及び前記上部電極をこの順に積層する工程と、
を含み、
前記第1の絶縁膜のうち前記孔の縁から中心方向に突出した先端部までの長さは、前記下部電極膜の膜厚と同じであることを特徴とする半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記第1の絶縁膜の上面及び側面に形成された前記下部電極膜を除去する前記工程のあとに、
前記第1の絶縁膜を除去する工程をさらに含むことを特徴とする半導体装置の製造方法。 - 請求項1または2記載の半導体装置の製造方法において、
前記半導体基板上に、層間絶縁膜及び第1の絶縁膜を、この順に積層する前記工程の前に、
前記半導体基板と前記層間絶縁膜との間に、第2の絶縁膜及び第3の絶縁膜を、この順に積層する工程と、
前記第3の絶縁膜及び第2の絶縁膜をこの順で選択的に除去して、前記第2の絶縁膜及び前記第3の絶縁膜にコンタクトホールを形成し、前記コンタクトホール内に前記下部電極膜と接続するコンタクトを形成する工程とをさらに含み、
前記孔を形成する前記工程において、
前記第3の絶縁膜をエッチング阻止膜として用いて前記孔を形成することを特徴とする半導体装置の製造方法。 - 半導体基板と、
前記半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成された第1の絶縁膜と、
前記層間絶縁膜及び前記第1の絶縁膜に形成された孔に埋設されたシリンダー型容量とを含む半導体装置において、
前記第1の絶縁膜は、前記孔の縁から中心方向へ突出する構造を有し、
前記シリンダー型容量は、下部電極膜、容量絶縁膜及び上部電極が、この順に積層された構造を有し、
前記下部電極膜は、前記孔の上部においてその上面が前記第1の絶縁膜が突出した部分により覆われており、
前記第1の絶縁膜のうち前記孔の縁から中心方向に突出した先端部までの長さは、前記下部電極膜の膜厚と同じであることを特徴とする半導体装置。 - 請求項4記載の半導体装置において、
前記層間絶縁膜がシリコン酸化膜であることを特徴とする半導体装置。 - 請求項4または5記載の半導体装置において、
前記第1の絶縁膜が窒化膜であることを特徴とする半導体装置。 - 請求項4乃至6記載の半導体装置において、
前記半導体基板と前記層間絶縁膜との間に、さらに第2の絶縁膜及び第3の絶縁膜が、この順で積層された構造を有し、
前記第2の絶縁膜及び第3の絶縁膜が、前記下部電極膜と接続するコンタクトを有することを特徴とする半導体装置。
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