KR20080106010A - 반도체 소자 및 그의 제조방법 - Google Patents

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Abstract

반도체 기판에 걸쳐 적층된 제 1 절연막 및 절연 중간층를 통해 연장되는 홀을 형성하고; 홀의 내벽의 사이드-에칭이 절연 중간층 부분에 특이적으로 진행하는 것을 허용하여, 홀의 에지로부터 홀의 중심 쪽으로 돌출하는 제 1 절연막을 갖는 구조를 형성하고; 제 1 절연막의 상단면, 측면 및 후면에 걸쳐, 및 홀의 내벽 및 저면에 걸쳐 연장하는 하부 전극막을 형성하고; 홀 내에 보호막을 충전하고; 제 1 절연막의 상단면 및 측면 상에서 일부분씩 특이적으로 하부 전극막을 제거하고; 상기 보호막을 제거하고; 홀 내에 실린더형 커패시터를 형성하는 것에 의해 반도체 소자가 제조된다.
반도체 소자

Description

반도체 소자 및 그의 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 출원은 일본특허출원 제 2007-143146호에 기초하고, 그 내용은 참고문헌으로서 본 명세서에 포함된다.
본 출원은 실린더형 커패시터를 포함하는 반도체 소자, 및 그의 제조방법에 관한 것이다.
다이나믹 랜덤 엑세스 메모리(DRAM)의 메모리 셀은 하나의 트랜지스터 및 하나의 커패시터로 구성된다. DRAM의 커패시터의 구조는 반도체 소자의 축소에 따라 극적으로 변하였다. 메모리 셀에 대한 커패시터는 플랫형, 적층형, 실린더형, 트렌치형 등에 의해 예시되는데, 더 높은 집적화에 가장 적합한 커패시터로서 실린더형 커패시터가 현재 널리 사용되고 있다.
실린더형 커패시터는 이름에서 알 수 있는 바와 같이, 우수한 스텝 커버리지 하에서 실린더형으로 패터닝된 홀을 커버하도록, 하부 전극, 절연막 및 상부 전극을 이 순서로 적층시킴으로써 구성된다. 커패시터 부분은 홀을 패터닝한 이후 형성되기 때문에, 실린더형 커패시터는 인접한 DRAM 메모리 셀 사이에서 단락을 일으 킬 가능성이 적고, 따라서 대규모 집적화에 적합하다. 그렇지만, 축소화 경향이 증가함에 따라 비록 실린더형이라 하더라도 커패시터가 충분한 수준의 커패시턴스를 보장하는 것은 점점 더 어려워지고 있어서, 커패시턴스를 어떤 식으로든 증가시키는 기술에 대한 기대가 증가하고 있다.
일본 공개 특허 제 H11-87650호는 실린더형 커패시터를 갖는 반도체 소자를 기술한다. 실린더형 커패시터를 갖는 반도체 소자를 제조하는 방법은 도 5A 내지 6C를 참조하여 설명된다.
일단, 도 5A에 나타낸 바와 같이, (제 2) 절연막(180)이 실리콘 기판(110)에 걸쳐 형성되고, 접촉부(190)가 공지된 방법에 의해 형성된다. 절연 중간층(120)은 이후 그 위에 형성되고(일반적으로 500 nm부터 1.2 μm 정도의 두께로), 포토레지스트 막을 통해 패터닝되어, 홀(130)을 형성시킨다.
이후, 도 5B에 나타낸 바와 같이, 도전성 하부 전극막(141)이 형성된다.
절연 중간층(120) 상에 떨어지는 하부 전극막(141) 부분은 인접한 DRAM 메모리 셀 사이의 단락일 유발할 수 있기 때문에 제거되어야만 한다.
하부 전극막(141)을 제거하는 가능한 방법은 에치백(etchback) 및 CMP(화학기계적 연마)에 기초한 것을 포함한다.
에치백에 기초한 방법에서, 홀(130)은 도 5C에 나타낸 바와 같이 보호막(170)으로 충전되어, 홀(130) 내 하부 전극막(141)이 에칭되는 것을 방지한다. 일반적으로, 포토레지스트 막은 보호막(170)으로서 사용된다. 이 구성에서, 보호막(170)(포토레지스트 막)은 만약 막이 그 형성 이후 광에 적절히 노출된다면, 단 지 홀(130) 내부에만 남겨질 수 있다. 보호막(170)은 하부 전극막(141)이 에치백된 후 쉽게 제거될 수 있다. 이런 식으로, 하부 전극막(141)의 일부는 제거되고, 이에 의해 도 5D에 나타낸 상태가 얻어질 수 있다.
다음, 도 6A에 나타낸 바와 같이, 커패시터 절연막(142) 및 도전성 상부 전극(143)이 순차적으로 형성된다. 커패시터 절연막(142) 및 상부 전극(143)은 이후 포토레지스트 막을 사용하여 패터닝되어, 도 6B에 나타낸 구조를 얻는다. 비록 편의상 도면은 단지 단일 DRAM 메모리 셀에 대한 패터닝만 나타내지만, 실무상 커패시터 절연막(142) 및 상부 전극(143)은 다른 DRAM 메모리 셀을 공통적으로 구비하고 있다. 마지막으로, 도 6C에 나타낸 실린더형 커패시터(140)를 형성하도록 절연막(160)이 형성되어 반도체 소자를 얻는다.
일본 공개 특허 제 H11-87650호는 실린더형 커패시터를 갖는 반도체 집적 회로 소자를 기술한다. 일본 공개 특허 제 2000-196039호는 하부 전극막 등이 에칭으로 손상되는 것을 방지하는 목적으로, CMP를 사용하여 반도체 메모리 장치를 제조하는 방법을 기술한다.
본 발명자들은 다음과 같은 것을 발견하였다. 도 5A 내지 5D 및 도 6A 내지 6C에 나타낸 바와 같은 실린더형 커패시터를 갖는 반도체 소자의 제조 방법의 공정에 있어서 에치백에 의해 하부 전극막은 제거되기 때문에, 이 방법은 홀(130)의 내벽에 걸쳐 형성된 하부 전극막(141)의 상부 말단부가 도 5D에 나타낸 바와 같이 에 치백에 의해 제거될 수 있다는 문제를 일으켰다. 그러한 불일치성은 하부 전극막(141)의 표면적이 감소되고, 이에 의해 커패시턴스가 감소될 수 있다는 문제를 일으켰다. 비록 보호막(170)(포토레지스트 막)은 도 5C에 나타낸 바와 같이 홀(130)을 완전히 채우도록 형성되더라도, 에치백에서 하부 전극막(141)의 상단부의 손실 또는 제거를 회피하기는 어려울 수 있다.
한편, 일본 공개 특허 제 2000-196039호에 기술된 바와 같은 CMP 공정은 먼지 또는 스크래칭을 발생시킬 가능성이 있고, 따라서 커패시터 막을 통한 누출에 민감한 커패시턴스를 형성하는 방법으로서 현재 적합하지 않다.
본 발명에 따르면, 반도체 기판에 걸쳐 절연 중간층 및 제 1 절연막을 이 순서로 적층하고;
제 1 절연막 및 절연 중간층을 이 순서대로 선택적으로 제거하여, 제 1 절연막 및 절연 중간층을 연장되는 홀을 형성하고;
홀의 내벽의 사이드-에칭이 절연 중간층 부분에 특이적으로 진행하는 것을 허용하여, 홀의 에지로부터 홀의 중심 쪽으로 돌출하는 제 1 절연막을 갖는 구조를 형성하고;
제 1 절연막의 상단면, 측면 및 후면에 걸쳐, 및 홀의 내벽 및 저면에 걸쳐 연장하는 하부 전극막을 형성하고;
홀 내에 보호막을 충전하고;
제 1 절연막의 상단면 및 측면에 걸쳐 일부분씩 특이적으로 하부 전극막을 제거하고; 상기 보호막을 제거하고; 및
커패시터 절연막 및 상부 전극을 이 순서로, 홀 내에 및 하부 전극막에 걸쳐 적층하는 것을 포함하는 반도체 소자를 제조하는 방법이 제공된다.
본 발명에 따르면, 제 1 절연막은 홀의 에지로부터 홀의 중심 쪽으로 돌출하도록 구성되어, 제 1 절연막의 상단면 및 측면 상에 떨어지는 하부 절연막의 부분들이 제거될 때 홀의 상부에서 하부 절연막의 상부 말단부가 손실 또는 제거되는 것을 방지할 수 있다.
본 발명에 따르면, 반도체 기판;
반도체 기판에 걸쳐 형성된 절연 중간층;
절연 중간층에 걸쳐 형성된 제 1 절연막; 및
절연 중간층 및 제 1 절연막을 통해 연장되도록 형성된 홀 내에 충전된 실린더형 커패시터를 갖는 반도체 소자에 있어서,
상기 제 1 절연막은 홀의 에지로부터 홀의 중심 쪽으로 돌출하도록 구성되고,
실린더형 커패시터는 하부 전극막, 커패시터 절연막 및 상부 전극을 이 순서대로 적층되어 포함하도록 구성되고, 및
하부 전극막의 상단면은 홀의 상부에서 제 1 절연막의 돌출부에 의해 커버되는 반도체 소자가 또한 제공된다.
본 발명에 따르면, 제 1 절연막은 홀의 에지로부터 홀의 중심 쪽으로 돌출하 도록 구성되고, 하부 전극막의 상단면은 홀의 상부에서 제 1 절연막의 돌출부에 의해 커버되어, 하부 전극막의 상단부가 홀의 상부에서 손실 또는 제거되는 것을 방지할 수 있다. 그러므로, 하부 전극막은 그 표면적이 감소되는 것을 방지할 수 있고, 이에 따라 커패시턴스가 감소되는 것을 방지할 수 있다.
본 발명에 따르면, 실린더형 커패시터 내에 함유된 하부 전극막의 상단부의 손실 또는 제거를 억제할 수 있다.
본발명의 상기 및 다른 목적, 장점 및 특징은 첨부 도면과 관련하여 취해진 특정의 바람직한 구체예의 다음 기술로부터 더욱 명백해진다.
예시적 구체예를 참조하여 본 발명을 이하에서 기술한다. 본업계의 숙련자는 본 발명의 교시를 사용하여 수많은 변형 구체예가 달성될 수 있고, 본 발명은 설명의 목적으로 예시된 구체예에 제한되지 않는다는 것을 이해한다.
아래의 문단들은 첨부된 도면을 참조하여, 본 발명의 구체예들을 설명한다. 모든 도면에서 유사한 구성요소는 반복적인 설명을 피하기 위해 유사한 참조 부호가 주어짐을 유의한다.
(제 1 구체예)
반도체 소자(100)는 반도체 기판(110), 그 위에 형성된 제 2 절연막(180), 그 위에 형성된 절연 중간층(120), 그 위에 형성된 제 1 절연막(150), 절연 중간층(120) 및 제 1 절연막(150)을 통해 연장되어 형성된 홀(130) 내에 충전된 실린더형 커패시터(140), 및 그 위에 형성된 절연막(160)을 포함한다(도 2D).
도 2D에 나타낸 반도체 소자(100)는 도 6C에 나타낸 종래의 반도체 소자를 제조하기 위한 방법과 비슷하지만, 제 1 절연막(150)이 홀(130)의 내벽의 상부 상에 형성된 하부 전극막(141)의 상단부를 보호하는 마스크로서 작용하는 점이 다른 공정에 의해 제조되었다.
실린더형 커패시터(140)는 절연 중간층(120) 및 제 1 절연막(150)을 통해 연장하여 형성된 홀(130) 내에 매립된다. 실린더형 커패시터(140)는 커패시터 절연막(142) 및 상부 전극(143)을 하부 전극막(141)에 걸쳐 이 순서로 적층되어 포함하도록 구성된다.
하부 전극막(141)의 상단면은 홀(130)의 상단부에서 제 1 절연막(150)의 돌출부에 의해 커버된다.
하부 전극막(141)은 홀(130)의 내벽을 커버하도록 형성된다. 하부 전극막(141)은 절연 중간층(120)과 커패시터 절연막(142) 사이에서, 홀(130)의 내벽을 따라 유지되도록 구성되고, 여기서 하부 전극막(141)의 상단면은 제 1 절연막(150)의 돌출부에 의해 커버된다. 도 6C에 나타낸 바와 같이, 종래에는 홀(130)의 상부에서 하부 전극막(141)의 상단부가 에치백에 의해 제거될 가능성이 있다는 문제가 있었지만, 본 구체예의 반도체 소자(100)는 하부 전극막(141)의 상단부의 손실을 억제할 수 있다. 다시 말하면, 하부 전극막(141)의 상단면은 제 1 절연막(150)의 돌출부에 의해 커버되어, 하부 전극막(141)의 상단부의 손실 또는 제거를 억제할 수 있다. 다시 말하면, 하부 전극막(141)의 표면적 감소를 억제할 수 있다. 전체 하부 전극막(141) 중, 홀(130)의 내벽의 상부에서 하부 전극막(141)의 최소한 상단 면이 제 1 절연막(150)의 돌출부에 의해 커버되면 충분히 양호할 수 있다.
절연 중간층(120) 및 제 1 절연막(150)은 이 순서대로 적층된다. 절연 중간층(120) 및 제 1 절연막(150)은 자신들을 통해 연장하여 형성되는 홀(130)을 갖는다.
제 1 절연막(150)은 절연 중간층(120)에 걸쳐 형성되고, 에지로부터 홀(130)의 중심 쪽으로 돌출하도록 구성된다. 제 1 절연막(150)은 홀(130)의 개구 중심 쪽으로 돌출하고, 홀(130)의 단부를 커버하는 차양의 형태를 갖는다. 이 기하학 덕분에, 홀(130)의 내벽의 상부에서 형성된 하부 전극막(141)의 상단부를 에칭으로부터 보호할 수 있다.
실리콘 기판(110)과 절연 중간층(120)의 사이에 제 2 절연막(180)이 제공된다. 제 2 절연막(180)은 그 내부에 형성된 접촉부(190)를 갖는다. 접촉부(190)는 실린더형 커패시터(140)에 의해 속하는 하부 전극막(141)에 전기적으로 접속된다. 비록 도시되지 않았지만, 접촉부(190)의 주변은 장벽 금속으로 커버된다. 접촉부(190)는 에칭에 의해 제거가능하지 않은 재료로 구성되면 충분히 양호할 수 있다. 접촉부(190)를 구성하는 그러한 금속은 구리, 텅스텐 등에 의해 예시될 수 있다.
도 1A 내지 1D, 및 도 2A 내지 2D는 본 발명의 구체예에 따른 반도체 소자를 제조하는 공정을 나타내는 단면도이다.
본 구체예의 반도체 소자(100)를 제조하는 방법은:
(A) 반도체 기판에 걸쳐 절연 중간층 및 제 1 절연막을 이 순서로 적층하는 단계;
(B) 제 1 절연막 및 절연 중간층을 이 순서대로 선택적으로 제거하여, 제 1 절연막 및 절연 중간층을 통해 연장되는 홀을 형성하는 단계;
(C) 홀의 내벽의 사이드-에칭이 절연 중간층 부분에 특이적으로 진행하는 것을 허용하여, 홀의 에지로부터 홀의 중심 쪽으로 돌출하는 제 1 절연막을 갖는 구조를 형성하는 단계;
(D) 제 1 절연막의 상단면, 측면 및 후면에 걸쳐, 및 홀의 내벽 및 저면에 걸쳐 연장하는 하부 전극막을 형성하는 단계;
(E) 홀 내에 보호막을 충전하는 단계;
(F) 제 1 절연막의 상단면 및 측면 상에서 일부분씩 특이적으로 하부 전극막을 제거하는 단계;
(G) 상기 보호막을 제거하는 단계; 및
(H) 커패시터 절연막 및 상부 전극을 이 순서로, 홀 내에 및 하부 전극막에 걸쳐 적층하는 단계
를 포함한다.
각 단계를 아래에서 상세히 설명한다.
일단, 도 1A에 나타낸 바와 같이, 공지된 방법에 의해, 제 2 절연막(180)이 실리콘 기판(110)에 걸쳐 형성되고, 접촉 홀이 제 2 절연막(180)을 통해 연장하여 형성되고, 접촉부(190)가 접촉 홀 내에 형성된다. 그 위에 추가로, 절연 중간층(120)(일반적으로 500 nm부터 1.2 μm 정도의 두께로), 및 제 1 절연막(150)이 이 순서로 적층된다. 다음, 포토레지스트 막이 제 1 절연막(150) 상에 패터닝되고, 절연 중간층(120) 및 제 1 절연막(150)은 공지의 에칭 방법에 의해 상기 패터닝된 포토레지스트 막을 통해 선택적으로 제거되어, 이에 의해 절연 중간층(120) 및 제 1 절연막(150)을 통해 연장되는 홀(130)을 형성한다.
제 2 절연막(180)을 구성하는 재료는 질화 실리콘 막에 의해 예시될 수 있다.
다음, 도 1B에 나타낸 바와 같이, 홀(130)의 내벽은 절연 중간층(120)의 부분에서 특이적으로 측면 에칭되어, 홀(130)의 에지로부터 홀(130)의 중심 쪽으로 돌출하는 제 1 절연막(150)을 갖는 구조물을 형성한다. 다시 말하면, 제 1 절연막(150)은 홀(130)의 에지로부터, 홀(130)의 내부(중심 쪽)로 돌출하여 형성된다.
돌출부의 길이, 즉, 홀(130)의 에지로부터 내부쪽 돌출부의 말단까지 측정된 돌출 길이는 바람직하게는 하부 전극막(141)의 두께와 같다. 돌출부가 홀(130)의 내벽의 상부에서 하부 전극막(141)의 상단면을 커버하기에 충분한 만큼만 긴 길이를 가져도 충분히 양호할 수 있다. 더욱 특이적으로, 이 길이는 바람직하게는 10 내지 80 nm 정도이다. 이 구성으로 인해, 하부 전극막(141)의 상단부는 손실 또는 제거를 방지할 수 있다.
습윤 에칭에 기초한 방법은 절연 중간층(120) 부분의 측면-에칭이 진행하는 것을 허용하는 방법으로서 대표적으로 채용될 수 있다. 습윤 에칭을 위해, 희석 불화수소산, 완충된 불화수소산 등과 같이 불화수소산-함유 용액이 바람직하게는 채용될 수 있다.
절연 중간층(120)을 구성하기 위한 재료는 산화 실리콘 막에 의해 예시될 수 있다. 제 1 절연막(150)을 구성하는 재료는 질화 실리콘 막에 의해 예시될 수 있다. 비록 제 2 절연막(180)을 구성하는 재료로서 질화 실리콘 막이 예시되었지만, 재료는 이에 제한되지 않고, 대신 절연 중간층(120)의 건조 에칭 또는 측면-에칭에 덜 민감한 어떠한 재료도 가능하다.
제 1 절연막(150)의 두께는 20 내지 100 nm 정도이면 충분하다.
다음, 도 1C에 나타낸 바와 같이, 하부 전극막(141)은 제 1 절연막(150)의 상단면, 측면 및 후면에 걸쳐, 및 홀(130)의 내벽 및 저면에 걸쳐 연장되어 형성된다.
하부 전극막(141)을 형성하기 위한 조건은 적절히 설정될 수 있다. 막은 하부 전극막(141)을 생성하도록 스퍼터링되는 소정의 재료를 표적으로서 채용함으로써, 또는 질소-함유 대기 하에서 반응성 스퍼터링 공정을 채용함으로써 일반적으로 형성될 수 있다. 이런 식으로, 제 1 절연막(150)의 돌출부의 바로 아래 부분에도 막이 형성될 수 있다.
하부 전극막(141)을 구성하는 재료는 도전성을 나타내는 재료일 수 있고, 질화티타늄(TiN), 인(phosphorous)-도핑된 폴리실리콘 등에 의해 예시될 수 있다.
하부 전극막(141)의 두께는 바람직하게는 10 내지 80 nm 정도일 수 있다. 저항성의 증가는 두께를 10 nm 이상으로 조정함으로써 억제될 수 있고, 반면 하부 전극막(141)의 표면적의 감소 및 이에 따른 커패시턴스의 감소는 두께를 80 nm 이하로 조정함으로써 억제될 수 있다.
다음, 도 1D에 나타낸 바와 같이, 보호막(170)이 홀(130) 내에 충전된다.
보호막(170)을 제공함으로써, 제 1 절연막(150) 상에 있는 하부 전극막(141) 부분이 에치백될 때 홀(130) 내 하부 전극막(141)이 에칭되는 것을 방지할 수 있다.
보호막(170)을 구성하는 재료는 포토레지스트 막에 의해 예시될 수 있다. 포토레지스트를 사용함으로써, 및 공지된 방법에 의해 막을 형성한 후 광으로 포토레지스트를 적절히 조사함으로써, 홀(130)은 포토레지스트에 의해 충전될 수 있다. 포토레지스트는 하부 전극막(141)이 에치백된 이후 쉽게 제거될 수 있다.
다음, 도 2A에 나타낸 바와 같이, 하부 전극막(141)은 제 1 절연막(150)의 상단면 및 측면 상에 있는 부분에서 특이적으로 제거되고, 보호막(170)은 이후 제거된다.
제 1 절연막(150) 상의 하부 전극막(141)을 제거함으로써, 인접한 DRAM 메모리 셀은 단락이 방지된다.
하부 전극막(141)을 제거하는 방법은 에치백에 기초한 방법에 의해 예시될 수 있다. 에치백에 기초한 종래의 방법은 도 5D에 나타낸 바와 같이, 홀(130)의 내벽의 상부 상에 형성된 하부 전극막(141) 상단부도 에치백될 수 있어서, 하부 전극막(141)의 표면적이 감소하거나, 커패시턴스가 따라서 감소될 수 있다는 문제가 있었다. 설사, 도 5C에 나타낸 바와 같이, 보호막(170)(포토레지스트 막)은 홀(130)을 완전히 충전하도록 형성될 지라도, 이 문제는 해결될 수 없었다. 대조적으로, 본 구체예의 반도체 소자(100)를 제조하는 방법에서는, 하부 전극막(141) 이 에치백될 때 제 1 절연막(150)이 마스크로서 작용하여, 홀(130)의 내벽을 커버하도록 형성된 하부 전극막(141)의 상단부의 손실 또는 제거가 억제될 수 있다. 결과로서, 하부 전극막(141)의 표면적의 감소 및 이에 따른 커패시턴스의 감소가 억제될 수 있고, 그러므로 그러한 문제는 해결될 수 있다.
에치백 방법은 하부 전극막(141)이 TiN으로 구성되는 경우 트리염화브롬(BCl3)을 사용하는 건조 에칭, 및 막이 인-도핑된 폴리실리콘일 때 염소(Cl2)를 사용하는 건조 에칭에 의해 예시될 수 있다. 보호막(170)이 포토레지스트 막으로 구성되는 경우, 산소를 이용한 플라즈마 처리(탄화)가 채용될 수 있다.
다음, 도 2B에 나타낸 바와 같이, 커패시터 절연막(142) 및 상부 전극(143)은 홀(130)을 충전하도록 하부 전극막(141)에 걸쳐 이 순서로 적층된다.
이후, 커패시터 절연막(142) 및 상부 전극(143)은 포토레지스트 막을 사용하여 공지의 방법에 의해 패터닝되어, 도 2C에 나타낸 구조를 얻는다. 본 명세서의 도면들은 비록 편의상 단지 단일 DRAM 메모리 셀에 대한 패터닝만 나타내지만, 실무상 커패시터 절연막(142) 및 상부 전극(143)은 다른 DRAM 메모리 셀을 공통적으로 구비하고 있음을 이해해야 한다.
추가로 공지의 방법에 의해 절연막(160)을 형성함으로써, 도 2D에 나타낸 DRAM 커패시터 부분이 형성될 수 있다.
(제 2 구체예)
본 구체예의 반도체 소자(100)는 도 1A 내지 1D 및 도 2A 내지 2D를 참조하 여 설명된 제 1 구체예의 반도체 소자(100)와 거의 유사하게 구성되지만, 제 1 절연막(150)이 제거되었다는 점이 제 1 구체예와 다르다(도 3D). 제 1 구체예와 유사한 구성에 대한 기술은 중복하지 않는다.
본 구체예의 반도체 소자(100)는 아래에 기술된 바와 같이 제조될 수 있다. 일단, 제 1 구체예에서 설명된 것과 유사하게, 도 2A에 나타낸 바와 같이 구성된 반도체 소자가 형성된다. 다음, 하부 전극막(141)의 에치백을 위한 에칭 스토퍼로서 사용되는 제 1 절연막(150)이 제거된다(도 3A). 제거 방법은 인산 등을 이용한 습윤 에칭에 의해 예시될 수 있다. 이 경우, 제 1 절연막(150)은 니트리드 막에 의해 예시될 수 있다. 이후, 제 1 구체예에서 설명된 것과 유사하게, 커패시터 절연막(142) 및 상부 전극(143)은 홀(130)을 충전하도록 하부 전극막(141)에 걸쳐 이 순서로 적층되고(도 3B), 커패시터 절연막(142) 및 상부 전극(143)은 포토레지스트 막을 사용하여 공지의 방법에 의해 패터닝되어, 도 3C에 나타낸 구조를 얻는다. 추가로 공지의 방법에 의해 절연막(160)을 형성함으로써, 도 3D에 나타낸 DRAM 커패시터 부분이 형성될 수 있다.
본 구체예에서도, 제 1 구체예와 비교하여 커패시턴스에 대한 어떠한 영향도 거의 관찰되지 않아서, 제 1 구체예에서와 동등한 효과가 얻어질 수 있다.
(제 3 구체예)
본 구체예의 반도체 소자(100)는 제 1 구체예의 반도체 소자(100)와 거의 유사하게 구성되지만, 제 2 절연막(180)과 절연 중간층(120) 사이에 제 3 절연막(200)이 형성된다는 점, 및 접촉부(190)가 제 2 절연막(180) 및 제 3 절연 막(200)을 통해 연장하도록 형성된다는 점이 제 1 구체예와 다르다(도 4B). 제 1 구체예와 유사한 구성에 대한 기술은 중복하지 않는다.
본 구체예의 반도체 소자(100)는 아래에 기술된 바와 같이 제조될 수 있다. 일단, 실리콘 기판(110)과 절연 중간층(120)(도시되지 않음) 사이에, 제 2 절연막(180) 및 제 3 절연막(200)이 이 순서로 적층된다. 다음, 공지의 방법에 의해, 제 3 절연막(200) 및 제 2 절연막(180)이 이 순서대로 선택적으로 제거되어, 제 2 절연막(180) 및 제 3 절연막(200)을 통해 연장하는 접촉 홀을 형성하고, 이후 하부 전극막(141)에 접속된 접촉부(190)는 홀(도시되지 않음) 내에 형성된다. 제 3 절연막(200)은 홀이 절연 중간층(120) 및 제 1 절연막(150)을 통해 연장되어 형성될 때, 제 2 절연막(180)을 보호하기 위한 에칭 스토퍼 막으로서 사용된다. 여기서 하부 전극막(141)은 절연 중간층(120) 내의 절연 중간층(120) 내에서 연속하는 공정에 의해 형성된 실린더형 커패시터(140) 내에 포함된다.
다음, 제 1 구체예에서 설명된 것과 유사하게, 절연 중간층(120) 및 제 1 절연막(150)이 이 순서대로 적층되고, 제 1 절연막(150) 및 절연 중간층(120)은 이 순서대로 선택적으로 제거되어, 제 1 절연막(150) 및 절연 중간층(120)을 통해 연장되는 홀(130)을 형성하고, 홀(130)의 내벽은 특이적으로 절연 중간층(120) 부분에서 측면 에칭되어, 이에 의해 홀(130)의 에지로부터 중심 쪽으로 돌출하는 제 1 절연막(150)을 갖는 구조물을 형성한다(도 4A). 이후의 공정은 제 1 구체예에서 기술된 것과 유사하게 진행되어, 그 설명은 반복하지 않는다. 도 4B에 나타낸 바와 같은 DRAM 커패시터 부분이 유사하게 형성될 수 있다.
본 구체예는 아래의 효과를 일으킨다. 절연 중간층(120) 및 제 2 절연막(180)이 동일한 필름 종으로 구성된다고 가정하여, 양자의 에칭물은 동등할 것이기 때문에, 도 7에 나타낸 구조는 제 3 절연막(200)이 제공되지 않는다면 아마도 나타날 수 있다. 더욱 상세하게는, 제 1 절연막(150) 및 절연 중간층(120)을 이 순서대로 선택적으로 제거함으로써 제 1 절연막(150) 및 절연 중간층(120) 내에 홀(130)이 형성된 때, 및 절연 중간층(120)이 측면-에칭될 때, 제 2 절연막(180)은 과도하게 에칭될 수 있어서, 접촉부(190)가 그로부터 돌출하도록 만들 가능성이 있다. 그러한 경우, 접촉부(190)의 돌출부는 전기장의 농축을 유도할 수 있고, 따라서 전류 누출을 일으킬 수 있다.
본 구체예의 반도체 소자에서, 제 3 절연막(200)은 스토퍼 막으로서 사용되어서, 비록 절연 중간층(120) 및 제 2 절연막(180)이 동일한 필름 종일지라도 제 2 절연막(180)은 에칭은 억제될 수 있고, 따라서 접촉부(190)가 돌출하는 것을 방지할 수 있다.
제 3 절연막(200)을 구성하는 재료는 질화 실리콘 막에 의해 예시될 수 있다. 이 경우 제 2 절연막(180) 및 절연 중간층(120)은 공통적으로 산화 실리콘 막으로 구성될 수 있다.
비록 제 2 절연막(180)에 걸쳐 형성된 제 3 절연막(200)을 갖는 이중층 구조가 본 구체예에서 나타내어졌지만, 제 3 절연막(200)이 최외곽층으로서 제공되는 한, 다층 구조에 대해서도 유사한 효과가 얻어질 수 있다. 또한 본 구체예에서, 제 1 구체예에서와 유사한 효과가 얻어질 수 있다.
본발명의 구체예는 단지 본발명의 예시로서 첨부된 도면을 참조하여 기술되었고, 다른 다양한 구성의 채용을 허용한다.
본발명의 상기 구체예에 제한되는 것이 아니고, 본발명의 범위 및 사상을 벗어남 없이 변조 및 변경될 수 있음은 명백하다.
도 1A 내지 1D, 및 도 2A 내지 2D는 본발명의 구체예에 따른 반도체 소자를 제조하는 공정을 나타내는 단면도이고;
도 3A 내지 3D, 및 도 4A 및 4B는 본발명의 또다른 구체예에 따른 반도체 소자를 제조하는 공정을 나타내는 단면도이고;
도 5A 내지 5D, 및 도 6A 내지 6C는 반도체 소자를 제조하는 종래의 공정을 나타내는 단면도이고;
도 7은 종래의 제조방법에서의 문제점을 설명하는 단면도이다.

Claims (7)

  1. 반도체 기판에 걸쳐 절연 중간층 및 제 1 절연막을 이 순서로 적층하고;
    상기 제 1 절연막 및 상기 절연 중간층을 이 순서대로 선택적으로 제거하여, 상기 제 1 절연막 및 상기 절연 중간층을 통해 연장되는 홀을 형성하고;
    상기 홀의 내벽의 사이드-에칭이 상기 절연 중간층 부분에 특이적으로 진행하는 것을 허용하여, 상기 홀의 에지로부터 홀의 중심 쪽으로 돌출하는 상기 제 1 절연막을 갖는 구조를 형성하고;
    상기 제 1 절연막의 상단면, 측면 및 후면에 걸쳐, 및 상기 홀의 내벽 및 저면에 걸쳐 연장하는 하부 전극막을 형성하고;
    상기 홀 내에 보호막을 충전하고;
    상기 제 1 절연막의 상단면 및 측면 상에서 일부분씩 특이적으로 상기 하부 전극막을 제거하고;
    상기 보호막을 제거하고; 및
    상기 커패시터 절연막 및 상기 상부 전극을 이 순서로, 상기 홀 내에 및 상기 하부 전극막에 걸쳐 적층하는 것을 포함하는 반도체 소자를 제조하는 방법.
  2. 제 1 항에 있어서, 상기 제 1 절연막의 상단면 및 측면 상에서 일부분씩 특이적으로 상기 하부 전극막을 제거한 후, 상기 제 1 절연막을 제거하는 단계를 추가로 포함하는 반도체 소자를 제조하는 방법.
  3. 제 1 항에 있어서,
    상기 반도체 기판에 걸쳐 절연 중간층 및 제 1 절연막을 이 순서로 적층하기 이전에,
    상기 반도체 기판과 상기 절연 중간층 사이에, 제 2 절연막 및 제 3 절연막을 이 순서대로 적층하고;
    제 3 절연막 및 제 2 절연막을 이 순서대로 선택적으로 제거하여, 상기 제 2 절연막 및 상기 제 3 절연막을 통해 연장하는 접촉 홀을 형성하고, 이후, 상기 접촉 홀 내에서, 상기 하부 전극 막에 접속하는 접속부를 형성하는 것을 추가로 포함하고,
    여기서, 상기 홀의 형성에 있어서, 상기 홀은 에칭 스토퍼 막으로서 상기 제 3 절연막을 사용하여 형성되는 반도체 소자를 제조하는 방법.
  4. 반도체 기판;
    상기 반도체 기판에 걸쳐 형성된 절연 중간층;
    상기 절연 중간층에 걸쳐 형성된 제 1 절연막; 및
    상기 절연 중간층 및 상기 제 1 절연막을 통해 연장되도록 형성된 홀 내에 충전된 실린더형 커패시터를 갖는 반도체 소자에 있어서,
    상기 제 1 절연막은 상기 홀의 에지로부터 홀의 중심 쪽으로 돌출하도록 구성되고,
    상기 실린더형 커패시터는 하부 전극막, 커패시터 절연막 및 상부 전극을 이 순서대로 적층되어 포함하도록 구성되고, 및
    상기 하부 전극막의 상단면은 상기 홀의 상부에서 상기 제 1 절연막의 돌출부에 의해 커버되는 반도체 소자.
  5. 제 4항에 있어서, 상기 절연 중간층은 산화 실리콘 막인 반도체 소자.
  6. 제 4항에 있어서, 상기 제 1 절연막은 질화 막인 반도체 소자.
  7. 제 4항에 있어서, 상기 반도체 기판과 상기 절연 중간층의 사이에 제 2 절연막 및 제 3 절연막을 이 순서대로 적층되어 추가로 포함하도록 구성되고,
    상기 제 2 절연막 및 제 3 절연막은 상기 하부 절연막에 접속하는, 그 안에 형성된 접촉부를 갖는 반도체 소자.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014093647A1 (en) * 2012-12-14 2014-06-19 Spansion Llc Three dimensional capacitor

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5689392B2 (ja) * 2011-09-02 2015-03-25 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
CN109309085A (zh) * 2017-07-28 2019-02-05 联华电子股份有限公司 集成电路以及其制作方法
CN113299651B (zh) * 2020-02-24 2023-06-16 长鑫存储技术有限公司 半导体结构制备方法和半导体结构
CN111968980B (zh) * 2020-08-26 2021-11-23 无锡拍字节科技有限公司 一种存储器件的制造方法及其电容器

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1187650A (ja) 1997-09-08 1999-03-30 Hitachi Ltd 半導体集積回路装置の製造方法
KR20000001619A (ko) * 1998-06-12 2000-01-15 윤종용 굴곡형 컨테이너 형상의 하부전극을 갖는 반도체장치의 커패시터 및 그 제조방법
JP2000156479A (ja) * 1998-11-20 2000-06-06 Sony Corp 半導体記憶装置およびその製造方法
JP3655113B2 (ja) * 1998-12-28 2005-06-02 シャープ株式会社 半導体記憶装置の製造方法
JP2001036035A (ja) * 1999-07-19 2001-02-09 Mitsubishi Electric Corp 半導体装置及び半導体装置の製造方法
KR100714313B1 (ko) 2000-11-30 2007-05-02 주식회사 하이닉스반도체 메탈성 하부전극 패턴 형성 방법
KR100388206B1 (ko) 2000-12-29 2003-06-19 주식회사 하이닉스반도체 반도체 소자의 커패시터 제조방법
JP2002217375A (ja) * 2001-01-18 2002-08-02 Mitsubishi Electric Corp 容量素子の製造方法及び容量素子
AU2002303842A1 (en) * 2001-05-22 2002-12-03 Reflectivity, Inc. A method for making a micromechanical device by removing a sacrificial layer with multiple sequential etchants
KR100422566B1 (ko) 2001-06-30 2004-03-12 주식회사 하이닉스반도체 반도체 소자의 커패시터 형성방법
US6605540B2 (en) * 2001-07-09 2003-08-12 Texas Instruments Incorporated Process for forming a dual damascene structure
US6879677B2 (en) * 2001-11-01 2005-04-12 Callwave, Inc. Methods and systems for telephony call completion
US7224014B2 (en) * 2003-12-05 2007-05-29 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
JP4628862B2 (ja) * 2005-05-12 2011-02-09 エルピーダメモリ株式会社 半導体装置の製造方法
JP2007266474A (ja) * 2006-03-29 2007-10-11 Hitachi Ltd 半導体記憶装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014093647A1 (en) * 2012-12-14 2014-06-19 Spansion Llc Three dimensional capacitor
US10141393B1 (en) 2012-12-14 2018-11-27 Cypress Semiconductor Corporation Three dimensional capacitor

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