JPH1187650A

JPH1187650A - 半導体集積回路装置の製造方法

Info

Publication number: JPH1187650A
Application number: JP9242328A
Authority: JP
Inventors: Hiroshi Kawakami; 博士川上; Norio Hasegawa; 昇雄長谷川; Katsuya Hayano; 勝也早野; Keizo Kawakita; 惠三川北
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-09-08
Filing date: 1997-09-08
Publication date: 1999-03-30

Abstract

(57)【要約】【課題】接続孔の開口に用いるハードマスクの除去を
接続孔の底部に存在する部材にダメージを与えることな
く行う。【解決手段】半導体基板１の周辺回路領域に情報蓄積
用容量素子Ｃと同層に形成される絶縁膜２４を形成し、
情報蓄積用容量素子Ｃを形成した後、絶縁膜３０ａおよ
びＳＯＧ膜３０ｂを形成して表面を平坦化する。その
後、ハードマスク４１を形成し、これを用いて接続孔４
２，４３を開口する。さらに、半導体基板１の全面にレ
ジスト膜４４を形成した後、レジスト膜４４をアッシン
グして接続孔４２，４３内のみにレジスト膜４４を残
す。その後、レジスト膜４４により接続孔４２，４３の
側壁および底部を保護しつつハードマスク４１をエッチ
ングして除去する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ＤＲＡＭ（Dynami
c Random Access Memory）を有する半導体集積回路装置
に適用して有効な技術に関するものである。

【０００２】

【従来の技術】大容量メモリを代表する半導体メモリと
してＤＲＡＭがある。このＤＲＡＭのメモリ容量は益々
増大する傾向にあり、それに伴ってＤＲＡＭのメモリセ
ルの集積度を向上させる観点からメモリセルの専有面積
も縮小せざるを得ない方向に進んでいる。

【０００３】しかし、ＤＲＡＭのメモリセルにおける情
報蓄積用容量素子（キャパシタ）の蓄積容量値は、ＤＲ
ＡＭの動作マージンやソフトエラー等を考慮する観点か
ら世代によらず一定量が必要であり、一般に比例縮小で
きないことが知られている。

【０００４】そこで、限られた小さな占有面積内に必要
な蓄積容量を確保できるようなキャパシタ構造の開発が
進められており、その構造として、クラウン形状等の立
体的構造を有するポリシリコン等からなる下部電極に容
量絶縁膜を介してプレート電極形成する立体キャパシタ
構造が採用されている。

【０００５】立体キャパシタは、キャパシタ電極をメモ
リセルの選択ＭＩＳＦＥＴ（MetalOxide Semiconductor
Field Effect Transistor ）の上層に配置する構造が
一般的であり、この場合、小さな占有面積で大きな蓄積
容量を確保できるとともに、必要とする蓄積容量が小さ
くてすむという特徴がある。

【０００６】このような立体キャパシタ構造として、た
とえば特開平７−１２２６５４号公報に記載されている
技術、すなわちキャパシタをビット線の上方に配置す
る、いわゆるキャパシタ・オーバー・ビットライン(Cap
acitor Over Bitline;以下、ＣＯＢと略す）構造が知ら
れている。

【０００７】上記のＣＯＢ構造を有するＤＲＡＭは、半
導体基板上に選択ＭＩＳＦＥＴおよび周辺回路のＭＩＳ
ＦＥＴを形成し、層間絶縁膜を介してメモリセルの上部
にデータの書込み、読出しを行うためのビット線および
周辺回路の第１層配線が形成される。その後情報蓄積用
容量素子が形成される。情報蓄積用容量素子は、蓄積電
極（下部電極）、容量絶縁膜、プレート電極（上部電
極）を順次積層して形成される。情報蓄積用容量素子の
蓄積電極は、ｎ型の不純物（リン）をドープした多結晶
シリコンで構成され、ｎチャネル型で構成されたメモリ
セル選択ＭＩＳＦＥＴの半導体領域（ソース、ドレイン
領域）の一方に接続される。プレート電極は、複数のメ
モリセルに共通の電極として構成され、所定の固定電位
が供給される。

【０００８】

【発明が解決しようとする課題】上記のようなＣＯＢ構
造を有するＤＲＡＭでは、メモリセルが形成される領域
（メモリセルアレイ領域）とメモリセルアレイ領域の周
辺に配置される周辺回路領域との間に情報蓄積用容量素
子の高さに相当する標高差が生じる。このような標高差
の存在はその後の工程、特にフォトリソグラフィ工程の
際に問題を生じる。すなわち、微細加工の要求が高まる
に伴い、フォトリソグラフィ工程での露光焦点深度の余
裕がなくなり、精密な加工の実現には被露光面の高い平
坦性が要求され、段差（標高差）の存在は微細な加工を
極めて困難なものとする。

【０００９】したがって、メモリセルアレイ領域と周辺
回路領域との間の標高差の解消が必要となる。このた
め、前記標高差以上の膜厚の絶縁膜を堆積し、メモリセ
ルアレイ領域上の絶縁膜を選択的に除去する等の方策を
施し表面の平坦化が図られることとなる。この平坦化工
程にはＣＭＰ（Chemical Mechanical Polishing ）法が
利用される。

【００１０】ところが、このように周辺回路領域に絶縁
膜を厚く堆積し表面を平坦化する手法ではその絶縁膜上
に形成する配線（第２層配線）とその下層（通常はＤＲ
ＡＭのビット線と同時に形成される第１層配線、あるい
は情報蓄積用容量素子を構成する上部電極（プレート電
極））とを接続する接続孔が深くなり、接続孔の加工が
困難となる。

【００１１】また、前記接続孔の加工の困難性を解消す
るためにフォトレジスト膜をマスクとせず、エッチング
選択比の高いハードマスクを用いて加工を容易にし、ま
たアスペクト比を低減することが考えられるが、このハ
ードマスクとして一般的に用いられる多結晶シリコン膜
や金属膜は導電体あるいは半導体であり、接続孔の開口
後には除去する必要がある。

【００１２】しかし、接続孔の底部に露出した第１層配
線あるいは情報蓄積用容量素子の上部電極のダメージを
与えずに多結晶シリコン膜や金属膜を選択的に除去する
ことは困難である。仮に接続孔の底部に露出した材料に
対してエッチング選択比を有する材料をハードマスクと
すれば前記ダメージを低減することは可能であるが、ハ
ードマスクの材料が制限され場合によっては材料の選択
ができないこともある。

【００１３】また、ハードマスクを用いて微細な接続孔
を加工してもハードマスクの除去の際に接続孔部分のエ
ッチングされその開口が大きくなるという不具合もあ
る。

【００１４】本発明の目的は、標高の高い情報蓄積用容
量素子に起因する段差の解消のために設けられた周辺回
路領域の絶縁膜に開口する深い接続孔を加工することが
できる技術を提供することにある。

【００１５】また、本発明の目的は、深い接続孔の加工
のためにハードマスクを用いた場合に、そのハードマス
クの除去を接続孔の底部に存在する部材にダメージを与
えることなく行うことができる技術を提供することにあ
る。

【００１６】また、本発明の目的は、ハードマスクの除
去の際に、接続孔の開口を広げることがない技術を提供
することにある。

【００１７】また、本発明の目的は、ハードマスクの材
料選択の幅を広げ、プロセス設計を容易に行うことがで
きる技術を提供することにある。

【００１８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１９】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００２０】本発明の半導体集積回路装置の製造方法
は、（ａ）半導体基板の主面上にＭＩＳＦＥＴを形成
し、ＭＩＳＦＥＴの上層に金属膜を含む配線を形成し、
配線を覆う層間絶縁膜を堆積した後、層間絶縁膜の表面
を平坦化する工程、（ｂ）平坦化された層間絶縁膜上に
無機膜を堆積し無機膜をパターニングしてハードマスク
を形成し、ハードマスクを用いて層間絶縁膜に配線に達
する接続孔を形成する工程、（ｃ）半導体基板の全面
に、接続孔を埋め込む接続孔埋め込み膜を堆積し、ハー
ドマスク上の接続孔埋め込み膜を除去してハードマスク
を露出する工程、（ｄ）ハードマスクを除去する工程、
を含むものである。

【００２１】このような半導体集積回路装置の製造方法
によれば、金属膜を含む配線に達する接続孔を無機膜か
らなるハードマスクを用いて層間絶縁膜に開口した後
に、その接続孔に接続孔埋め込み膜を埋め込むため、ハ
ードマスクを除去する際には接続孔埋め込み膜が一種の
マスクとなり接続孔の底部を保護することができる。こ
の結果、ハードマスクと接続孔底部の配線との間にエッ
チング選択比がなくてもハードマスクを容易に除去する
ことが可能となる。

【００２２】また、接続孔に接続孔埋め込み膜が埋め込
まれているため、ハードマスクの除去の際に接続孔の側
壁がエッチングされることがなく、接続孔の開口が大き
くなることはない。これにより微細加工の要求に対応す
ることが可能となる。

【００２３】また、ハードマスクの材料選択の際に接続
孔底部の配線材料を考慮する必要がなく、ハードマスク
の材料選択の幅が広がり、工程設計を容易にすることが
できる。

【００２４】なお、接続孔埋め込み膜の除去は、エッチ
バック法またはＣＭＰ法の何れかの方法により行うこと
ができる。また、層間絶縁膜の平坦化にはＣＭＰ法、あ
るいはＳＯＧ膜の塗布を用いることができる。

【００２５】また、層間絶縁膜はシリコン酸化膜とし、
無機膜は多結晶シリコン膜、タングステン膜、窒化チタ
ン膜またはシリコン窒化膜とし、接続孔埋め込み膜はレ
ジスト膜、タングステン膜または窒化チタン膜とするこ
とができる。シリコン酸化膜としては、オゾン（Ｏ₃）
とＴＥＯＳ（テトラメトキシシラン）を原料ガスとする
ＣＶＤ（Chemical Vapor Deposition ）法により形成さ
れたシリコン酸化膜、ＳＯＧ（Spin on Glass ）膜、Ｂ
ＰＳＧ（Boron Phosphorus Silicate Glass ）膜あるい
はこれらの積層膜を例示できる。

【００２６】さらに、接続孔埋め込み膜がレジスト膜で
ある場合は、ハードマスクを除去した後にレジスト膜を
低ダメージアッシング法により除去することができ、ま
た、接続孔埋め込み膜がタングステン膜または窒化チタ
ン膜である場合は、接続孔に埋め込まれたタングステン
膜または窒化チタン膜をプラグとして利用することがで
きる。

【００２７】低ダメージアッシング法で接続孔に埋め込
まれたレジスト膜を除去する場合には接続孔底部の配線
材料にダメージを与えることがなく、接続孔に埋め込ま
れたタングステン膜または窒化チタン膜をプラグとして
利用することにより工程を短縮することができる。

【００２８】また、無機膜がシリコン窒化膜である場合
には、接続孔は、少なくとも一酸化炭素（ＣＯ）とハロ
ゲン化炭素を含むガスを原料ガスとしてプラズマエッチ
ングにより開口することができる。このようなＣＯガス
を含む原料ガスでエッチングする場合には、シリコン窒
化膜はシリコン酸化膜に対してエッチング選択比を大き
くとることが可能であり、シリコン窒化膜をハードマス
クとして利用することが可能となる。なお、シリコン窒
化膜をハードマスクとする場合にはシリコン窒化膜が絶
縁膜であるため特に除去する必要はない。ただし、シリ
コン窒化膜はシリコン酸化膜に比較して高誘電率材料で
あるため接続孔上部に形成される配線の配線容量を低減
する観点から除去することが好ましい。

【００２９】また、前記した半導体集積回路装置の製造
方法において、半導体集積回路装置はメモリセル選択用
ＭＩＳＦＥＴとこれに直列に接続された情報蓄積用容量
素子とでメモリセルを構成し、上方に開孔部を有する筒
形の下部電極を備えた情報蓄積用容量素子をメモリセル
選択用ＭＩＳＦＥＴの上部に配置したＤＲＡＭとし、配
線はＤＲＡＭのビット線と同時に形成される周辺回路の
第１層配線または情報蓄積用容量素子を構成する上部電
極とし、層間絶縁膜は情報蓄積用容量素子を覆う絶縁膜
とすることができる。

【００３０】メモリセル選択用ＭＩＳＦＥＴ上に情報蓄
積用容量素子を有するＤＲＡＭにおいて、情報蓄積用容
量素子に起因するメモリセルアレイ領域と周辺回路領域
との段差の解消のために必然的に設けられる周辺回路領
域の厚い層間絶縁膜への接続孔の開口に本発明を適用し
て特に有意義な効果が得られるものである。

【００３１】また、本発明の半導体集積回路装置の製造
方法は、メモリセル選択用ＭＩＳＦＥＴとこれに直列に
接続された情報蓄積用容量素子とでメモリセルを構成
し、上方に開孔部を有する筒形の下部電極を備えた情報
蓄積用容量素子をメモリセル選択用ＭＩＳＦＥＴの上部
に配置したＤＲＡＭを有する半導体集積回路装置の製造
方法であって、（ａ）半導体基板の主面に形成したメモ
リセル選択用ＭＩＳＦＥＴの上部にビット線およびビッ
ト線と同時に周辺回路の第１層配線を形成する工程、
（ｂ）ビット線上に情報蓄積用容量素子を形成する工
程、（ｃ）情報蓄積用容量素子を覆う層間絶縁膜を堆積
し、層間絶縁膜の表面を平坦化する工程、（ｄ）層間絶
縁膜上に無機膜を堆積し無機膜をパターニングしてハー
ドマスクを形成する工程、（ｅ）ハードマスクを用いて
層間絶縁膜に第１層配線または情報蓄積用容量素子を構
成する上部電極に達する接続孔を形成する工程、を含む
ものである。

【００３２】このような半導体集積回路装置の製造方法
によれば、メモリセル選択用ＭＩＳＦＥＴ上に情報蓄積
用容量素子を有するＤＲＡＭにおいて、情報蓄積用容量
素子に起因するメモリセルアレイ領域と周辺回路領域と
の段差の解消のために必然的に設けられる周辺回路領域
の厚い層間絶縁膜に微細な深い接続孔を開口することが
可能となる。

【００３３】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。

【００３４】（実施の形態１）図１は、本実施の形態の
ＤＲＡＭを形成した半導体チップの全体平面図である。
図示のように、単結晶シリコンからなる半導体チップ１
Ａの主面には、Ｘ方向（半導体チップ１Ａの長辺方向）
およびＹ方向（半導体チップ１Ａの短辺方向）に沿って
多数のメモリアレイ（ＭＡＲＹ）がマトリクス状に配置
されている。Ｘ方向に沿って互いに隣接するメモリアレ
イ（ＭＡＲＹ）の間にはセンスアンプＳＡが配置されて
いる。半導体チップ１Ａの主面の中央部には、ワードド
ライバＷＤ、データ線選択回路などの制御回路や、入出
力回路、ボンディングパッドなどが配置されている。

【００３５】図２は、上記ＤＲＡＭの等価回路図であ
る。図示のように、このＤＲＡＭのメモリアレイ（ＭＡ
ＲＹ）は、マトリクス状に配置された複数のワード線Ｗ
Ｌ（ＷＬ_n-1、ＷＬ_n、ＷＬ_n+1…）と複数のビット線
ＢＬおよびそれらの交点に配置された複数のメモリセル
（ＭＣ）により構成されている。１ビットの情報を記憶
する１個のメモリセルは、１個の情報蓄積用容量素子Ｃ
とこれに直列に接続された１個のメモリセル選択用ＭＩ
ＳＦＥＴＱｓとで構成されている。メモリセル選択用Ｍ
ＩＳＦＥＴＱｓのソース、ドレインの一方は、情報蓄積
用容量素子Ｃと電気的に接続され、他方はビット線ＢＬ
と電気的に接続されている。ワード線ＷＬの一端は、ワ
ードドライバＷＤに接続され、ビット線ＢＬの一端は、
センスアンプＳＡに接続されている。

【００３６】図３は、本実施の形態１のＤＲＡＭの断面
図を示す。ｐ形の単結晶シリコンからなる半導体基板１
の主面には、メモリセルアレイ領域のｐ形ウェル２、周
辺回路領域のｐ形ウェル３およびｎ形ウェル４が形成さ
れている。また、ｐ形ウェル２を囲むようにｎ形のディ
ープウェル６が形成されている。なお、各ウェルには、
しきい値電圧調整層が形成されていてもよい。

【００３７】各ウェルの主面には、分離領域７が形成さ
れている。分離領域７はシリコン酸化膜からなり、半導
体基板１の主面に形成された浅溝８に熱酸化されたシリ
コン酸化膜９を介して形成されている。

【００３８】ｐ形ウェル２の主面にはＤＲＡＭのメモリ
セル選択用ＭＩＳＦＥＴＱｓが形成されている。また、
ｐ形ウェル３およびｎ形ウェル４の主面には各々ｎチャ
ネルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱ
ｐが形成されている。

【００３９】メモリセル選択用ＭＩＳＦＥＴＱｓは、ｐ
形ウェル２の主面上にゲート絶縁膜１０を介して形成さ
れたゲート電極１１と、ゲート電極１１の両側のｐ形ウ
ェル２の主面に形成された不純物半導体領域１２とから
なる。ゲート絶縁膜１０は、たとえば７〜８ｎｍの膜厚
を有する熱酸化により形成されたシリコン酸化膜からな
る。ゲート電極１１は、たとえば膜厚７０ｎｍの多結晶
シリコン膜１１ａ、膜厚５０ｎｍの窒化チタン膜１１ｂ
および膜厚１００ｎｍのタングステン膜１１ｃの積層膜
とすることができる。また、不純物半導体領域１２には
ｎ形の不純物、たとえば砒素またはリンが導入されてい
る。

【００４０】メモリセル選択用ＭＩＳＦＥＴＱｓのゲー
ト電極１１の上層にはシリコン窒化膜からなるキャップ
絶縁膜１３が形成され、さらにその上層をシリコン窒化
膜１４で覆われる。シリコン窒化膜１４は、ゲート電極
１１の側壁にも形成され、後に説明する接続孔を形成す
る際の自己整合加工に利用される。なお、メモリセル選
択用ＭＩＳＦＥＴＱｓのゲート電極１１は、ＤＲＡＭの
ワード線として機能するものであり、分離領域７の上面
にはワード線ＷＬが形成されている。

【００４１】一方、ｎチャネルＭＩＳＦＥＴＱｎおよび
ｐチャネルＭＩＳＦＥＴＱｐは、各々ｐ形ウェル３およ
びｎ形ウェル４の主面上に形成され、ゲート絶縁膜１０
を介して形成されたゲート電極１１と、ゲート電極１１
の両側の各ウェルの主面に形成された不純物半導体領域
１５とから構成される。ゲート絶縁膜１０およびゲート
電極１１は前記と同様である。不純物半導体領域１５は
低濃度不純物領域１５ａと高濃度不純物領域１５ｂとか
らなり、いわゆるＬＤＤ（Lightly Doped Drain ）構造
を形成している。不純物半導体領域１５に導入される不
純物は、ＭＩＳＦＥＴの導電形に応じてｎ形またはｐ形
の不純物が導入される。

【００４２】ｎチャネルＭＩＳＦＥＴＱｎおよびｐチャ
ネルＭＩＳＦＥＴＱｐのゲート電極１１の上層にはシリ
コン窒化膜からなるキャップ絶縁膜１３が形成され、側
面には、たとえばシリコン窒化膜からなるサイドウォー
ルスペーサ１６が形成されている。

【００４３】メモリセル選択用ＭＩＳＦＥＴＱｓ、ｎチ
ャネルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴ
Ｑｐは、層間絶縁膜１７で覆われている。層間絶縁膜１
７は、たとえばＳＯＧ（Spin On Glass ）膜１７ａ、プ
ラズマＣＶＤ法により形成され、ＣＭＰ（Chemical Mec
hanical Polishing ）法により平坦化されたＴＥＯＳ
（テトラメトキシシラン）酸化膜１７ｂおよびプラズマ
ＣＶＤ法により形成されたＴＥＯＳ酸化膜１７ｃ，１７
ｄの積層膜とすることができる。

【００４４】層間絶縁膜１７上にはビット線ＢＬおよび
第１層配線１８が形成されている。ビット線ＢＬおよび
第１層配線１８は、たとえばチタン膜１８ａ、窒化チタ
ン膜１８ｂおよびタングステン膜１８ｃの積層膜とする
ことができる。これにより、ビット線ＢＬおよび第１層
配線１８を低抵抗化してＤＲＡＭの性能を向上すること
ができる。また、ビット線ＢＬと第１層配線１８とは、
後に説明するように同時に形成される。これにより工程
を簡略化することができる。

【００４５】ビット線ＢＬはプラグ１９を介して一対の
メモリセル選択用ＭＩＳＦＥＴＱｓに共有される不純物
半導体領域１２に接続される。プラグ１９は、たとえば
ｎ形の不純物が導入された多結晶シリコン膜とすること
ができる。また、プラグ１９とビット線ＢＬとの接続部
にはチタンシリサイド層２０が形成されている。これに
よりビット線ＢＬとプラグ１９との間の接続抵抗を低減
し、接続信頼性を向上することができる。

【００４６】第１層配線１８は、接続孔２１を介してｎ
チャネルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥ
ＴＱｐの不純物半導体領域１５に接続される。また、第
１層配線１８と不純物半導体領域１５との接続部にはチ
タンシリサイド層２０が形成されている。これにより第
１層配線１８と不純物半導体領域１５との間の接続抵抗
を低減し、接続信頼性を向上することができる。

【００４７】ビット線ＢＬおよび第１層配線１８はシリ
コン窒化膜からなるキャップ絶縁膜２２ａおよびサイド
ウォールスペーサ２２ｂで覆われ、さらに層間絶縁膜２
３で覆われている。層間絶縁膜２３は、たとえばＳＯＧ
膜２３ａ、ＣＭＰ法により平坦化されたＴＥＯＳ酸化膜
２３ｂおよびシリコン窒化膜２３ｃの積層膜とすること
ができる。ＴＥＯＳ酸化膜２３ｂとシリコン窒化膜２３
ｃとの間にはさらにＴＥＯＳ酸化膜を形成することがで
きる。

【００４８】層間絶縁膜２３の上層のメモリセルアレイ
領域には情報蓄積用のキャパシタＣが形成されている。
また、周辺回路領域の層間絶縁膜２３の上層にはキャパ
シタＣと同層に絶縁膜２４が形成されている。絶縁膜２
４はたとえばシリコン酸化膜とすることができ、キャパ
シタＣと同層に形成することによりキャパシタＣの標高
に起因するメモリセルアレイ領域と周辺回路領域との間
の段差の発生を防止することができる。これによりフォ
トリソグラフィの焦点深度に余裕を持たせることがで
き、工程を安定にして微細加工に対応することができ
る。

【００４９】キャパシタＣは、メモリセル選択用ＭＩＳ
ＦＥＴＱｓのビット線ＢＬに接続される不純物半導体領
域１２とは逆の不純物半導体領域１２に接続されるプラ
グ２５に、プラグ２６を介して接続される下部電極２７
と、たとえばシリコン酸化膜および酸化タンタルからな
る容量絶縁膜２８と、たとえば窒化チタンからなるプレ
ート電極２９とから構成される。プレート電極２９は窒
化チタンおよびタングステン膜の積層膜としてもよい。

【００５０】キャパシタＣの上層には、たとえばＴＥＯ
Ｓ酸化膜からなる絶縁膜３０ａが形成され、さらにその
上層にＳＯＧ膜３０ｂが堆積されてその表面が平坦化さ
れている。なお、ＳＯＧ膜３０ｂは自己平坦性を有する
ため特にＣＭＰ法等により平坦化する必要はないが、Ｃ
ＭＰ研磨を施してもよい。また、ＳＯＧ膜３０ｂに代え
てＴＥＯＳ酸化膜等を堆積し、ＣＭＰ法による研磨を施
してもよい。

【００５１】ＳＯＧ膜３０ｂの上層には、第２層配線３
１が形成されている。第２層配線３１は、たとえばチタ
ン膜３１ａ、アルミニウム膜３１ｂおよび窒化チタン膜
３１ｃの積層膜とすることができる。

【００５２】第２層配線３１は、プラグ３２を介して第
１層配線１８に接続され、また、プラグ３３を介してキ
ャパシタＣのプレート電極２９に接続される。プラグ３
２，３３は、たとえばチタン膜および窒化チタンの積層
膜からなる接着層３２ａ，３３ａとＣＶＤ法によるタン
グステン膜３２ｂ，３３ｂとの積層膜とすることができ
る。

【００５３】なお、図示はしないが、第２層配線３１
は、層間絶縁膜で覆われ、層間絶縁膜の上層には第２層
配線３１と同様な第３層配線が形成できる。層間絶縁膜
は、たとえばＴＥＯＳ酸化膜、ＳＯＧ膜およびＴＥＯＳ
酸化膜の積層膜とすることができ、また、第３層配線と
第２層配線３１とはプラグ３２，３３と同様なプラグに
より接続できる。

【００５４】次に、本実施の形態１のＤＲＡＭの製造方
法を図４〜図２５を用いて工程順に説明する。図４〜図
２５は本発明の実施の形態１のＤＲＡＭの製造方法の一
例を工程順に示した断面図である。

【００５５】まず、ｐ形の半導体基板１を用意し、この
半導体基板１の主面に浅溝８を形成する。その後半導体
基板１に熱酸化を施し、シリコン酸化膜９を形成する。
さらにシリコン酸化膜を堆積してこれをＣＭＰ法により
研磨して浅溝８内にのみシリコン酸化膜を残し、分離領
域７を形成する（図４）。

【００５６】次に、フォトレジストをマスクにして不純
物をイオン注入し、ｐ形ウェル２，３、ｎ形ウェル４お
よびディープウェル６を形成する（図５）。

【００５７】次に、ｐ形ウェル２，３、ｎ形ウェル４が
形成された活性領域に熱酸化法によりゲート絶縁膜１０
を形成し、さらに半導体基板１の全面に不純物がドープ
された多結晶シリコン膜、窒化チタン膜、タングステン
膜およびシリコン窒化膜を順次堆積する。その後、シリ
コン窒化膜、タングステン膜、窒化チタン膜および多結
晶シリコン膜をフォトリソグラフィ技術およびエッチン
グ技術を用いてパターニングし、ゲート電極１１（ワー
ド線ＷＬ）およびキャップ絶縁膜１３を形成する。さら
にキャップ絶縁膜１３およびゲート電極１１とフォトレ
ジストをマスクとして不純物をイオン注入し、不純物半
導体領域１２および低濃度不純物領域１５ａを形成する
（図６）。

【００５８】次に、半導体基板１の全面にシリコン窒化
膜（図示せず）を堆積し、メモリセルが形成される領域
（メモリセルアレイ領域）にのみフォトレジスト膜（図
示せず）を形成する。その後、そのフォトレジスト膜を
マスクとして、前記シリコン窒化膜を異方性エッチング
し、メモリセルアレイ領域の半導体基板１上にのみシリ
コン窒化膜１４を形成すると同時に周辺回路領域のゲー
ト電極１１の側壁にサイドウォールスペーサ１６を形成
する。さらに、サイドウォールスペーサ１６をマスクに
して不純物を自己整合的にイオン注入し、高濃度不純物
領域１５ｂを形成する（図７）。

【００５９】次に、半導体基板１の全面にＳＯＧ膜１７
ａを塗布し、これをキュアした後、プラズマＣＶＤ法に
よりＴＥＯＳ酸化膜１７ｂを堆積する。このＴＥＯＳ酸
化膜をＣＭＰ法を用いて研磨し、その表面を平坦化す
る。これによりこの後のフォトリソグラフィ工程のフォ
ーカスマージンを向上することができ、微細な接続孔の
開口等が可能となる。表面を洗浄後、さらにＴＥＯＳ酸
化膜１７ｃを堆積し、層間絶縁膜１７を形成する（図
８）。このＴＥＯＳ酸化膜１７ｃは、ＣＭＰにより形成
されたＴＥＯＳ酸化膜１７ｂ上のスクラッチによる損傷
を補修するためのものである。

【００６０】次に、ＴＥＯＳ酸化膜１７ｃ，１７ｂおよ
びＳＯＧ膜１７ａに接続孔を開口し、プラグインプラを
施した後に不純物がドープされた多結晶シリコン膜を堆
積し、この多結晶シリコン膜をＣＭＰ法により研磨して
プラグ１９，２５を形成する（図９）。なお、この接続
孔は、２段階のエッチングにより開口することができ
る。すなわち、第１のエッチングは、シリコン酸化膜が
エッチングされやすく、シリコン窒化膜がエッチングさ
れにくい条件で行い、これによりシリコン酸化膜からな
るＴＥＯＳ酸化膜１７ｃ，１７ｂおよびＳＯＧ膜１７ａ
のみをエッチングしてシリコン窒化膜１４を残存させ
る。その後、シリコン窒化膜がエッチングされる条件で
エッチングを行い、シリコン窒化膜１４を除去する。こ
のように２段階でエッチングすることによりシリコン窒
化膜１４に十分なオーバーエッチを行ったとしても半導
体基板１が過剰にエッチングされることがなく、十分な
プロセスマージンを実現しつつ半導体集積回路装置の信
頼性を向上することができる。また、シリコン窒化膜１
４は、ゲート電極１１を完全に覆っているため、この接
続孔の開口はゲート電極１１に対して自己整合的に開口
することができ、高度な微細加工を施すことが可能とな
る。

【００６１】次に、ＴＥＯＳ酸化膜１７ｄを形成した
後、ビット線ＢＬが接続されるプラグ１９が露出するよ
うにＴＥＯＳ酸化膜１７ｄに開口を形成し、ｎチャネル
ＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱｐの
不純物半導体領域１５が露出するように層間絶縁膜１７
に接続孔２１を形成する（図１０）。

【００６２】次に、半導体基板１の全面にチタン膜を堆
積した後に半導体基板１をアニールし、プラグ１９の表
面とｎチャネルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩ
ＳＦＥＴＱｐの不純物半導体領域１５にチタンシリサイ
ド層２０を形成する。その後、窒化チタン膜、タングス
テン膜およびシリコン窒化膜を順次半導体基板１の全面
に堆積し、これをパターニングしてビット線ＢＬおよび
第１層配線１８を形成するとともにそれらの上層にキャ
ップ絶縁膜２２ａを形成する。さらにシリコン窒化膜を
堆積し、このシリコン窒化膜を異方性エッチングするこ
とによりサイドウォールスペーサ２２ｂを形成する（図
１１）。チタン膜および窒化チタン膜はたとえばスパッ
タ法により堆積することができ、タングステン膜はたと
えばブランケットＣＶＤ法により堆積することができ
る。

【００６３】次に、半導体基板１の全面にＳＯＧ膜２３
ａを塗布し、これをキュアした後、プラズマＣＶＤ法に
よりＴＥＯＳ酸化膜２３ｂを堆積する。このＴＥＯＳ酸
化膜２３ｂをＣＭＰ法を用いて研磨し、その表面を平坦
化する。これによりこの後のフォトリソグラフィ工程の
フォーカスマージンを向上することができ、微細な接続
孔の開口等が可能となる。表面を洗浄後、ＴＥＯＳ酸化
膜２３ｂ表面のＣＭＰ研磨による損傷を修復する目的で
さらにＴＥＯＳ酸化膜を堆積してもよい。その後、後に
下部電極２７の形成の際のエッチングストッパとして機
能するシリコン窒化膜２３ｃを堆積し、シリコン窒化膜
２３ｃ、ＴＥＯＳ酸化膜２３ｂ、ＳＯＧ膜２３ａおよび
ＴＥＯＳ酸化膜１７ｄに接続孔を開口し、不純物がドー
プされた多結晶シリコン膜を堆積し、この多結晶シリコ
ン膜をＣＭＰ法により研磨してプラグ２６を形成する
（図１２）。プラグ２６はプラグ２５に接続される。

【００６４】次に、シリコン窒化膜２３ｃの上部にたと
えばシリコン酸化膜からなる絶縁膜２４を堆積した後、
フォトレジスト膜をマスクにしたドライエッチングでプ
ラグ２６の上部に溝３４を形成する。その後フォトレジ
スト膜を除去し、溝３４が形成された絶縁膜２４の上部
にｎ型不純物（例えばＰ（リン））がドープされた多結
晶シリコン膜をたとえばＣＶＤ法で堆積し、さらに多結
晶シリコン膜の上部に溝３４を埋め込むに十分な膜厚の
たとえばシリコン酸化膜からなる絶縁膜３５を堆積す
る。絶縁膜３５をたとえばドライエッチング法を用いて
エッチバックし溝３４内にのみ絶縁膜３５を残存させ、
さらに絶縁膜２４の上部の多結晶シリコン膜をエッチバ
ックすることにより、溝３４の内側（内壁および底部）
に多結晶シリコン膜を残して下部電極２７を形成する
（図１３）。

【００６５】次に、周辺回路領域の絶縁膜２４を覆うフ
ォトレジスト膜３６を形成し、表面が露出している領域
の絶縁膜２４および絶縁膜３５を湿式エッチングにより
除去する（図１４）。湿式エッチングは、たとえばフッ
酸（ＨＦ）とフッ化アンモニウム（ＮＨ₄Ｆ）の１対２
０混合液に浸漬して行ない、下地のシリコン窒化膜２３
ｃが露出するまで行うことができる。これにより周辺回
路領域に絶縁膜２４を残存させつつ、下部電極２７を露
出させることができる。

【００６６】この表面が露出している領域の絶縁膜２４
および絶縁膜３５の除去にはドライエッチング法を用い
ることもできるが、絶縁膜２４のエッチング端部を傾斜
面にするためには等方的にエッチングが進行する湿式エ
ッチングの方が都合が良い。また、シリコン窒化膜２３
ｃおよび多結晶シリコン膜からなる下部電極２７とのエ
ッチングの選択性を確保できる点においても湿式エッチ
ングの方が都合が良い。

【００６７】なお、本実施の形態ではフォトレジスト膜
３６を例示しているが、これに限られるものではない。

【００６８】次に、フォトレジスト膜３６を除去し、下
部電極２７を構成する多結晶シリコン膜の酸化を防止す
るために、半導体基板１をアンモニア雰囲気中、８００
℃程度で熱処理して下部電極２７の表面に窒化シリコン
膜（図示せず）を形成した後、半導体基板１の全面に膜
厚１０nm程度のＴａ₂Ｏ₅(酸化タンタル) 膜をＣＶＤ法
で堆積し、次いで半導体基板１を８００℃程度で熱処理
してＴａ₂Ｏ₅膜の改質処理を行う。さらに、Ｔａ₂Ｏ
₅膜の上部にたとえばＣＶＤ法で膜厚５０nm程度のＴｉ
Ｎ膜を堆積した後、フォトレジスト膜（図示せず）をマ
スクにしたドライエッチングでＴｉＮ膜およびＴａ₂Ｏ
₅膜をパターニングすることにより、ＴｉＮ膜からなる
プレート電極（上部電極）２９と、Ｔａ₂Ｏ₅膜からな
る容量絶縁膜２８とを形成する（図１５）。このように
して、ＴｉＮ膜からなるプレート電極（上部電極）２
９、Ｔａ₂Ｏ₅膜からなる容量絶縁膜２８および多結晶
シリコン膜からなる下部電極２７とで構成される情報蓄
積用容量素子Ｃを形成する。これにより、メモリセル選
択用ＭＩＳＦＥＴＱｓとこれに直列に接続された情報蓄
積用容量素子Ｃとで構成されるＤＲＡＭのメモリセルが
完成する。なお、ＴｉＮ膜の上層にさらにタングステン
膜を堆積し、凹部を埋め込んでもよい。

【００６９】次に、フォトレジスト膜を除去した後情報
蓄積用容量素子Ｃの上部に膜厚４０nm程度のたとえば酸
化シリコン膜からなる絶縁膜３０ａを堆積する。酸化シ
リコン膜は、例えばオゾン（Ｏ₃）とテトラエトキシシ
ラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶ
Ｄ法で堆積できる。

【００７０】その後、厚く形成してもヒビ割れの生じな
い厚膜のＳＯＧ膜３０ｂを回転塗付法により形成して表
面を平坦化する（図１６）。ＳＯＧ膜３０ｂは自己平坦
性に優れた被膜であるため、特別な平坦化手段を施さな
くとも、周辺回路領域に絶縁膜２４が形成されているた
め、ＳＯＧ膜３０ｂの表面をほぼ完全に平坦化すること
が可能である。なお、ここではＳＯＧ膜３０ｂを用いた
平坦化手段を例示しているが、さらにＣＭＰ法を用いて
平坦化を完全なものとしてもよい。また、ＳＯＧ膜３０
ｂに代えてＴＥＯＳ酸化膜等を堆積し、これにＣＭＰ研
磨を施して表面の平坦化を行ってもよい。

【００７１】次に、表面が平坦化されたＳＯＧ膜３０ｂ
上に多結晶シリコン膜３７を堆積し、さらにフォトレジ
スト膜３８を形成して、プラグ３２，３３が形成される
領域のフォトレジスト膜３８にフォトリソグラフィ技術
により開口３９を形成する（図１７）。多結晶シリコン
膜３７は後にハードマスクとして用いるものである。

【００７２】次に、ドライエッチングによりフォトレジ
スト膜３８をマスクにして多結晶シリコン膜３７をエッ
チングし、開口３９に対応した位置に開口４０を形成
し、ハードマスク４１を形成する（図１８）。このよう
なハードマスク４１を形成することにより、次に説明す
る接続孔の開口の際に、被加工物であるシリコン酸化膜
に対してフォトレジスト膜よりも大きなエッチング選択
比を有する多結晶シリコン膜をマスク（いわゆるハード
マスク）として用いることが可能となり、接続孔の加工
を容易に行うことが可能となる。また、ハードマスク４
１の厚さはエッチング選択比が高いゆえに薄くすること
が可能となり、接続孔の加工の際のアスペクト比を小さ
くすることが可能となる。これにより、接続孔の加工の
難易度を低減することが可能となる。これは、ＤＲＡＭ
の集積度の向上および微細化の進展とともに情報蓄積用
容量素子Ｃの高さが高くならざるをえず、それに伴い、
絶縁膜２４の膜厚も厚くなって接続孔の深さが深くなる
方向にある技術の動向を考慮すれば、著しい効果が期待
できるものといえる。

【００７３】次に、ハードマスク４１をマスクとしてド
ライエッチングにより、ＳＯＧ膜３０ｂおよび絶縁膜３
０ａを除去して接続孔４２を形成し、また、ＳＯＧ膜３
０ｂ、絶縁膜３０ａ、絶縁膜２４、シリコン窒化膜２３
ｃ、ＴＥＯＳ酸化膜２３ｂ、ＳＯＧ膜２３ａおよびキャ
ップ絶縁膜２２ａを除去して接続孔４３を形成する。ハ
ードマスク４１を用いることにより接続孔４２および接
続孔４３の開口が容易となることは前記したとおりであ
る。

【００７４】なお、ハードマスク４１は多結晶シリコン
膜つまり半導体膜からなるため、後に配線を形成するこ
とを考慮すればこれを除去する必要がある。しかし、接
続孔４２，４３を開口した状態でハードマスク４１を除
去しようとすれば、接続孔４２，４３の底部に露出して
いるプレート電極２９および第１層配線１８とのエッチ
ング選択比がとれず、プレート電極２９および第１層配
線１８を損傷してしまう恐れが大きい。

【００７５】そこで、以下のような方策を講じる。すな
わち、図２０に示すように、接続孔４２，４３を含む半
導体基板１の全面にレジスト膜４４を形成する。レジス
ト膜４４は感光性である必要はなく、後にアッシングに
より除去できるものであれば特に制限はされない。

【００７６】次に、レジスト膜４４をアッシングにより
エッチバックし、接続孔４２，４３内にレジスト膜４４
を残存させた状態でハードマスク４１を露出させる（図
２１）。このような状態でハードマスク４１をエッチン
グして除去する（図２２）。このように、接続孔４２，
４３内にレジスト膜４４を残存させた状態でハードマス
ク４１をエッチングして除去するため、ハードマスク４
１のエッチングの際にプレート電極２９および第１層配
線１８の損傷を考慮する必要がない。このため、ハード
マスク４１のエッチングプロセスの選択の幅が広がり、
工程設計の自由度を増すことができる。また、ハードマ
スク４１の除去の際に接続孔４２，４３内にレジスト膜
４４が存在するため、接続孔４２，４３の側壁が保護さ
れ、接続孔４２，４３の口径がエッチングにより大きく
なることがない。

【００７７】なお、ハードマスク４１のエッチングに
は、フッ素系ガスたとえばＳＦ₆、ＣＦ₄、ＮＦ₃等を
含むガスを用いたプラズマエッチングを用いることがで
きる。また、前記フッ素系ガスに酸素が添加されたもの
であってもよい。この場合、レジスト膜４４をも同時に
エッチングすることが可能である。このようなハードマ
スク４１とレジスト膜４４の同時エッチングは、レジス
ト膜４４の表面高さをハードマスク４１の表面高さに揃
えた場合に用いることができる。

【００７８】次に、接続孔４２，４３内のレジスト膜４
４を除去する（図２３）。レジスト膜４４の除去には低
ダメージアッシングを用いることが可能であるが、通常
のオゾンあるいはプラズマアッシングであってもよい。
なお、接続孔４２，４３内に残る可能性のある残渣は、
その後の後洗浄により完全に除去することが可能であ
る。このようにして、接続孔４２，４３底部のプレート
電極２９および第１層配線１８に損傷を与えることな
く、また、接続孔４２，４３の開口を大きくすることな
く、微細な接続孔４２，４３を形成して、ハードマスク
４１を除去することが可能である。

【００７９】次に、接続孔４２，４３を含むＳＯＧ膜３
０ｂの上部にスパッタリング法で膜厚１００nm程度のＴ
ｉＮ膜４５を堆積し、さらにその上部にＣＶＤ法で膜厚
５００nm程度のＷ膜４６を堆積する（図２４）。その
後、ＴｉＮ膜４５およびＷ膜４６をエッチバックしてプ
ラグ３２，３３を形成する（図２５）。なお、エッチバ
ックは、プラズマエッチングあるいはＣＭＰ法による研
磨を用いることができる。

【００８０】最後に、スパッタリング法で膜厚５０nm程
度のＴｉＮ膜、膜厚５００nm程度のＡｌ（アルミニウ
ム）膜、膜厚５０nm程度のＴｉ膜を順次堆積した後、フ
ォトレジスト膜をマスクにしたドライエッチングでこれ
らの膜をパターニングして第２層配線３１形成し、図３
に示すＤＲＡＭがほぼ完成する。

【００８１】その後、層間絶縁膜を介して第３層配線を
形成し、その上部に酸化シリコン膜と窒化シリコン膜と
で構成されたパッシベーション膜を堆積するが、その図
示は省略する。

【００８２】本実施の形態の製造方法によれば、ハード
マスク４１を用いて微細でかつ深い、つまりアスペクト
比の高い接続孔４２，４３を加工することができる。ま
た、ハードマスク４１の除去の際に接続孔４２，４３を
レジスト膜４４で埋め込むため、接続孔４２，４３の底
部のプレート電極２９および第１層配線１８を損傷する
ことがない。さらに、プレート電極２９および第１層配
線１８とハードマスク４１とのエッチング選択比を考慮
する必要がないため、ハードマスク４１の材料の選択の
幅が広がり、工程設計の自由度を増すことができる。

【００８３】なお、本実施の形態では、加工層であるシ
リコン酸化膜としてＳＯＧ膜３０ｂ、ＴＥＯＳ酸化膜か
らなる絶縁膜３０ａ等を例示したが、ＢＰＳＧ膜等であ
ってもよい。また、ハードマスク４１としては多結晶シ
リコン膜の場合を例示したが、タングステン膜、窒化チ
タン膜等の金属膜でもよく、シリコン窒化膜でもよい。
ただし、ハードマスク４１としてシリコン窒化膜を用い
る場合には、接続孔の開口に、Ｃ₄Ｆ₈、ＣＯおよびア
ルゴン（Ａｒ）の混合ガスを原料とするプラズマエッチ
ング法を用いることができる。

【００８４】（実施の形態２）図２６および図２７は本
発明の実施の形態２のＤＲＡＭの製造方法の一例を工程
順に示した断面図である。

【００８５】本実施の形態のＤＲＡＭの製造方法は、実
施の形態１で説明した図１９までの工程と同様である。
したがってその説明は省略する。

【００８６】ハードマスク４１を用いた接続孔４２，４
３の加工後、スパッタリング法で膜厚１００nm程度のＴ
ｉＮ膜４７を堆積し、さらにその上部にＣＶＤ法で膜厚
５００nm程度のＷ膜４８を堆積する（図２６）。その
後、ＴｉＮ膜４７およびＷ膜４８をエッチバックしてプ
ラグ４９，５０を形成する（図２７）。エッチバックに
は、プラズマエッチングあるいはＣＭＰ法による研磨を
用いることができる。

【００８７】その後、ハードマスク４１をエッチングし
て除去すれば、実施の形態１における図２５と同様の状
態となる。この後の工程は、実施の形態１と同様である
ため説明を省略する。

【００８８】このように、接続孔４２，４３内にプラグ
４９，５０を形成した状態でハードマスク４１をエッチ
ングして除去するため、ハードマスク４１のエッチング
の際にプレート電極２９および第１層配線１８の損傷を
考慮する必要がない。このため、ハードマスク４１のエ
ッチングプロセスの選択の幅が広がり、工程設計の自由
度を増すことができる。また、ハードマスク４１の除去
の際に接続孔４２，４３内にプラグ４９，５０が存在す
るため、接続孔４２，４３の側壁が保護され、接続孔４
２，４３の口径がエッチングにより大きくなることがな
い。

【００８９】なお、ハードマスク４１のエッチングで
は、ハードマスク４１とともにプラグ４９，５０も等速
度でエッチングすることができる。これによりプラグ４
９，５０をＳＯＧ膜３０ｂに完全に埋め込まれた状態に
形成することができる。このようなエッチングには、フ
ッ素系ガスたとえばＳＦ₆、ＣＦ₄、ＮＦ₃等を含むガ
スを用いたプラズマエッチングを用いることができる。

【００９０】なお、ＴｉＮ膜４７およびＷ膜４８をエッ
チバックしてプラグ４９，５０を形成する際にハードマ
スク４１を連続的にエッチングして除去することも可能
である。

【００９１】このように、本実施の形態では、実施の形
態１のレジスト膜４４に代えてプラグ４９，５０を接続
孔４２，４３に埋め込むことができ、実施の形態１と同
様の効果を奏することができる。しかも本実施の形態で
は、プラグ４９，５０をそのまま第２層配線３１と下層
の配線であるプレート電極２９および第１層配線１８と
の接続部材に使用することができ、工程を簡略化するこ
とができるという効果も有する。

【００９２】なお、本実施の形態ではプラグ４９，５０
としてＴｉＮ膜４７およびＷ膜４８の積層構造を例示し
たが、タングステン膜あるいは窒化チタン膜の単体膜で
あってもよい。

【００９３】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。

【００９４】たとえば、前記実施の形態では、ＤＲＡＭ
の場合について説明したが、ＤＲＡＭに限られるわけで
はなく、ロジック半導体集積回路装置あるいはＳＲＡ
Ｍ、ＥＥＰＲＯＭ等の他のメモリ素子にも適用すること
ができる。

【００９５】また、たとえばロジック半導体集積回路装
置等で用いられるいわゆるデュアルダマシン法において
も本発明は適用できる。すなわち、図２８に示すよう
に、配線溝５１を形成し（同図（ａ））、ハードマスク
４１を用いて配線溝５１内に接続孔５２を形成し（同図
（ｂ））、接続孔５２内にレジスト膜４４を形成し（同
図（ｃ））、レジスト膜４４を保護膜とすることによっ
て下層配線層に損傷を与えることなくハードマスク４１
を除去し（同図（ｄ））、レジスト膜４４を除去した後
に配線溝５１および接続孔５２を埋める配線５３を形成
することができる（同図（ｅ））。

【００９６】さらに、上記実施の形態では接続孔が開口
される被加工物としてシリコン酸化膜の場合を例示した
が、被加工物がシリコン窒化膜でありハードマスクがシ
リコン酸化膜であってもよい。この場合のエッチングは
水素を含有したフッ素系ガス、たとえばＣＨ₂Ｆ₂、Ｃ
Ｈ₃Ｆ等を用いてプラズマエッチングにより行うことが
できる。

【００９７】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。

【００９８】（１）標高の高い情報蓄積用容量素子に起
因する段差の解消のために設けられた周辺回路領域の絶
縁膜に深い接続孔を開口することができる。

【００９９】（２）深い接続孔の加工のためにハードマ
スクを用いた場合に、そのハードマスクの除去を接続孔
の底部に存在する部材にダメージを与えることなく行う
ことができる。

【０１００】（３）ハードマスクの除去の際に、接続孔
の開口を広げることがない技術を提供できる。

【０１０１】（４）ハードマスクの材料選択の幅を広
げ、プロセス設計を容易に行うことができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態であるＤＲＡＭを形成し
た半導体チップの全体平面図である。

【図２】実施の形態１のＤＲＡＭの等価回路図である。

【図３】実施の形態１のＤＲＡＭの断面図を示す。

【図４】実施の形態１のＤＲＡＭの製造方法の一例を工
程順に示した断面図である。

【図５】実施の形態１のＤＲＡＭの製造方法の一例を工
程順に示した断面図である。

【図６】実施の形態１のＤＲＡＭの製造方法の一例を工
程順に示した断面図である。

【図７】実施の形態１のＤＲＡＭの製造方法の一例を工
程順に示した断面図である。

【図８】実施の形態１のＤＲＡＭの製造方法の一例を工
程順に示した断面図である。

【図９】実施の形態１のＤＲＡＭの製造方法の一例を工
程順に示した断面図である。

【図１０】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図１１】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図１２】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図１３】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図１４】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図１５】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図１６】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図１７】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図１８】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図１９】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図２０】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図２１】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図２２】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図２３】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図２４】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図２５】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図２６】実施の形態２のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図２７】実施の形態２のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図２８】本発明の他の実施の形態である半導体集積回
路装置の製造方法の一例を工程順に示した断面図であ
る。

【符号の説明】

１半導体基板１Ａ半導体チップ２、３ｐ形ウェル４ｎ形ウェル６ディープウェル７分離領域８浅溝９シリコン酸化膜１０ゲート絶縁膜１１ゲート電極１１ａ多結晶シリコン膜１１ｂ窒化チタン膜１１ｃタングステン膜１２不純物半導体領域１３キャップ絶縁膜１４シリコン窒化膜１５不純物半導体領域１５ａ低濃度不純物領域１５ｂ高濃度不純物領域１６サイドウォールスペーサ１７層間絶縁膜１７ａＳＯＧ膜１７ｂ、１７ｃ、１７ｄＴＥＯＳ酸化膜１８第１層配線１８ａチタン膜１８ｂ窒化チタン膜１８ｃタングステン膜１９プラグ２０チタンシリサイド層２１接続孔２２ａキャップ絶縁膜２２ｂサイドウォールスペーサ２３層間絶縁膜２３ａＳＯＧ膜２３ｂＴＥＯＳ酸化膜２３ｃシリコン窒化膜２４絶縁膜２５、２６プラグ２７下部電極２８容量絶縁膜２９プレート電極３０ａ絶縁膜３０ｂＳＯＧ膜３１第２層配線３１ａチタン膜３１ｂアルミニウム膜３１ｃ窒化チタン膜３２プラグ３２ａ接着層３２ｂタングステン膜３３プラグ３４溝３５絶縁膜３６フォトレジスト膜３７多結晶シリコン膜３８フォトレジスト膜３９、４０開口４１ハードマスク４２、４３接続孔４４レジスト膜４５ＴｉＮ膜４６Ｗ膜４７ＴｉＮ膜４８Ｗ膜４９、５０プラグ５１配線溝５２接続孔５３配線ＢＬビット線Ｃ情報蓄積用容量素子（キャパシタ）ＭＡＲＹメモリアレイＱｎｎチャネルＭＩＳＦＥＴＱｐｐチャネルＭＩＳＦＥＴＱｓメモリセル選択用ＭＩＳＦＥＴＳＡセンスアンプＷＤワードドライバＷＬワード線

───────────────────────────────────────────────────── フロントページの続き (72)発明者川北惠三東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内

Claims

【特許請求の範囲】

【請求項１】半導体集積回路装置の製造方法であっ
て、（ａ）半導体基板の主面上にＭＩＳＦＥＴを形成
し、前記ＭＩＳＦＥＴの上層に金属膜を含む配線を形成
し、前記配線を覆う層間絶縁膜を堆積した後、前記層間
絶縁膜の表面を平坦化する工程、（ｂ）平坦化された前
記層間絶縁膜上に無機膜を堆積し前記無機膜をパターニ
ングしてハードマスクを形成し、前記ハードマスクを用
いて前記層間絶縁膜に前記配線に達する接続孔を形成す
る工程、（ｃ）前記半導体基板の全面に、前記接続孔を
埋め込む接続孔埋め込み膜を堆積し、前記ハードマスク
上の前記接続孔埋め込み膜を除去して前記ハードマスク
を露出する工程、（ｄ）前記ハードマスクを除去する工
程、を含むことを特徴とする半導体集積回路装置の製造方
法。
【請求項２】請求項１記載の半導体集積回路装置の製
造方法であって、前記接続孔埋め込み膜の除去は、エッチバック法による
第１の方法、またはＣＭＰ法による第２の方法の何れか
の方法により行われることを特徴とする半導体集積回路
装置の製造方法。
【請求項３】請求項１または２記載の半導体集積回路
装置の製造方法であって、前記層間絶縁膜はシリコン酸化膜からなり、前記無機膜
は多結晶シリコン膜、タングステン膜、窒化チタン膜ま
たはシリコン窒化膜からなり、前記接続孔埋め込み膜は
レジスト膜、タングステン膜または窒化チタン膜からな
ることを特徴とする半導体集積回路装置の製造方法。
【請求項４】請求項３記載の半導体集積回路装置の製
造方法であって、前記接続孔埋め込み膜がレジスト膜である場合は、前記
ハードマスクを除去した後に前記レジスト膜を低ダメー
ジアッシング法により除去する第１の構成、または前記
接続孔埋め込み膜がタングステン膜または窒化チタン膜
である場合は、前記接続孔に埋め込まれた前記タングス
テン膜または窒化チタン膜をプラグとして利用する第２
の構成、の何れかの構成を有することを特徴とする半導
体集積回路装置の製造方法。
【請求項５】請求項３記載の半導体集積回路装置の製
造方法であって、前記無機膜がシリコン窒化膜である場合には、前記接続
孔は、少なくとも一酸化炭素（ＣＯ）とハロゲン化炭素
を含むガスを原料ガスとしてプラズマエッチングにより
開口されることを特徴とする半導体集積回路装置の製造
方法。
【請求項６】請求項１〜５の何れか一項記載の半導体
集積回路装置の製造方法であって、前記半導体集積回路装置は、メモリセル選択用ＭＩＳＦ
ＥＴとこれに直列に接続された情報蓄積用容量素子とで
メモリセルを構成し、上方に開孔部を有する筒形の下部
電極を備えた前記情報蓄積用容量素子を前記メモリセル
選択用ＭＩＳＦＥＴの上部に配置したＤＲＡＭであり、
前記配線は前記ＤＲＡＭのビット線と同時に形成される
周辺回路の第１層配線または前記情報蓄積用容量素子を
構成する上部電極であり、前記層間絶縁膜は前記情報蓄
積用容量素子を覆う絶縁膜であることを特徴とする半導
体集積回路装置の製造方法。
【請求項７】メモリセル選択用ＭＩＳＦＥＴとこれに
直列に接続された情報蓄積用容量素子とでメモリセルを
構成し、上方に開孔部を有する筒形の下部電極を備えた
前記情報蓄積用容量素子を前記メモリセル選択用ＭＩＳ
ＦＥＴの上部に配置したＤＲＡＭを有する半導体集積回
路装置の製造方法であって、（ａ）半導体基板の主面に
形成したメモリセル選択用ＭＩＳＦＥＴの上部にビット
線および前記ビット線と同時に周辺回路の第１層配線を
形成する工程、（ｂ）前記ビット線上に前記情報蓄積用
容量素子を形成する工程、（ｃ）前記情報蓄積用容量素
子を覆う層間絶縁膜を堆積し、前記層間絶縁膜の表面を
平坦化する工程、（ｄ）前記層間絶縁膜上に無機膜を堆
積し前記無機膜をパターニングしてハードマスクを形成
する工程、（ｅ）前記ハードマスクを用いて前記層間絶
縁膜に前記第１層配線または前記情報蓄積用容量素子を
構成する上部電極に達する接続孔を形成する工程、を含
むことを特徴とする半導体集積回路装置の製造方法。