CN113302723B - 半导体装置的制造方法 - Google Patents

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Abstract

本发明提供半导体装置的制造方法，包括：平坦化工序、层叠工序、孔形成工序、埋入工序以及去除工序。在平坦化工序中，通过使在第一孔埋入有导电材料的基板的表面平坦化，使被埋入至第一孔的导电材料露出，其中，形成该第一孔的区域是在层叠在基板上的绝缘膜上的区域且是被隔离膜包围的区域内。在层叠工序中，在基板的表面层叠掩模膜。在孔形成工序中，以使被埋入至第一孔的导电材料的上表面的至少一部分露出的方式，在掩模膜形成第二孔。在第二埋入工序中，在第二孔埋入导电材料。在去除工序中，去除掩模膜。

Description

半导体装置的制造方法
技术领域
本公开的各个方面以及实施方式涉及半导体装置的制造方法。
背景技术
例如，在下述专利文献1中公开了在DRAM(Dynamic Random Access Memory：动态随机存取存储器)等半导体装置的制造工序中，在用于连接电容器和扩散层的接触插塞上形成接触垫。通过接触垫，能够吸收由形成构成电容器的槽时的加工引起的槽的位置偏移。
专利文献1：美国专利申请公开第2018/0040561号说明书
发明内容
本公开提供一种半导体装置的制造方法，能够高精度地加工信号延迟少的半导体装置，并且能够提高半导体装置的生产率。
本公开的一个方面是半导体装置的制造方法，包括平坦化工序、层叠工序、孔形成工序、埋入工序以及去除工序。在平坦化工序中，通过使在第一孔埋入有导电材料的基板的表面平坦化，使被埋入至第一孔的导电材料露出，其中，形成上述第一孔的区域是在层叠在基板上的绝缘膜上的区域且是被隔离膜包围的区域内。在层叠工序中，在基板的表面层叠掩模膜。在孔形成工序中，以使被埋入至第一孔的导电材料的上表面的至少一部分露出的方式，在掩模膜形成第二孔。在第二埋入工序中，在第二孔埋入导电材料。在去除工序中，去除掩模膜。
根据本公开的各个方面以及实施方式，能够生产信号延迟少的半导体装置，并且能够提高半导体装置的生产率。
附图说明
图1是表示本公开的一个实施方式中的半导体装置的制造方法的一个例子的流程图。
图2A是表示用于制造本公开的一个实施方式中的半导体装置的晶片的一个例子的俯视图。
图2B是表示用于制造本公开的一个实施方式中的半导体装置的晶片的一个例子的A-A剖视图。
图3A是表示用于制造本公开的一个实施方式中的半导体装置的晶片的一个例子的俯视图。
图3B是表示用于制造本公开的一个实施方式中的半导体装置的晶片的一个例子的A-A剖视图。
图4A是表示用于制造本公开的一个实施方式中的半导体装置的晶片的一个例子的俯视图。
图4B是表示用于制造本公开的一个实施方式中的半导体装置的晶片的一个例子的A-A剖视图。
图5A是表示用于制造本公开的一个实施方式中的半导体装置的晶片的一个例子的俯视图。
图5B是表示用于制造本公开的一个实施方式中的半导体装置的晶片的一个例子的A-A剖视图。
图6A是表示用于制造本公开的一个实施方式中的半导体装置的晶片的一个例子的俯视图。
图6B是表示用于制造本公开的一个实施方式中的半导体装置的晶片的一个例子的A-A剖视图。
图7A是表示用于制造本公开的一个实施方式中的半导体装置的晶片的一个例子的俯视图。
图7B是表示用于制造本公开的一个实施方式中的半导体装置的晶片的一个例子的A-A剖视图。
图8是表示用于实验的晶片的一个例子的剖视图。
图9是表示实验结果的一个例子的图。
图10A是表示用于制造比较例中的半导体装置的晶片的一个例子的俯视图。
图10B是表示用于制造比较例中的半导体装置的晶片的一个例子的A-A剖视图。
图11A是表示用于制造比较例中的半导体装置的晶片的一个例子的俯视图。
图11B是表示用于制造比较例中的半导体装置的晶片的一个例子的A-A剖视图。
图12A是表示用于制造比较例中的半导体装置的晶片的一个例子的俯视图。
图12B是表示用于制造比较例中的半导体装置的晶片的一个例子的A-A剖视图。
图13A是表示用于制造比较例中的半导体装置的晶片的一个例子的俯视图。
图13B是表示用于制造比较例中的半导体装置的晶片的一个例子的A-A剖视图。
具体实施方式
以下，基于附图对公开的半导体装置的制造方法的实施方式进行详细说明。此外，公开的半导体装置的制造方法不受以下的实施方式限定。
然而，在以往的DRAM等半导体装置的接触垫的制造方法中，通过蚀刻层叠在接触插塞上的导电材料，来形成接触垫。在该情况下，由于通过蚀刻去除作为接触垫留下的部分的导电材料以外的部分，因此需要更精细的加工。在通过蚀刻形成接触垫的情况下，例如使用通过利用EUV(Extreme ultraviolet lithography：极紫外光刻)光的NTD(NegativeTone Development：负显影)图案化的抗蚀剂。
由于用于利用EUV光的NTD的抗蚀剂材料中包含有金属，因此与不包含金属的抗蚀剂材料相比，曝光时间延长。若曝光时间延长，则半导体装置的生产率降低。
另外，在通过蚀刻去除作为接触垫留下的部分的导电材料以外的部分的情况下，将转印有抗蚀剂图案的掩模膜作为掩模，蚀刻导电材料。但是，由于掩模膜相对于导电材料的选择比没有那么高，因此需要加厚掩模膜。因此，难以高精度地蚀刻掩模膜。
另外，在通过蚀刻去除作为接触垫留下的部分的导电材料以外的部分的情况下，存在接触插塞的一部分也同时被去除的情况。由此，接触插塞变细，电阻值上升。若接触插塞的电阻值上升，则在接触插塞中流动的信号的延迟增加。
因此，本公开提供一种能够高精度地加工信号延迟少的半导体装置，并且能够提高半导体装置的生产率的技术。
[半导体装置的制造方法]
图1是表示本公开的一个实施方式中的半导体装置的制造方法的一个例子的流程图。在本实施方式中，通过图1的流程图所示的步骤，制造用于制造半导体装置的晶片W。以下，参照图2～图7对半导体装置的制造方法的一个例子进行说明。
首先，准备处理对象晶片W(S10)。处理对象晶片W例如是图2A和图2B所示那样的结构。图2A是表示用于制造本公开的一个实施方式中的半导体装置的晶片W的一个例子的俯视图，图2B是其A-A剖视图。
例如，图2A和图2B所示的晶片W具有半导体基板10，该半导体基板例如是导入了p型杂质的硅等半导体。在半导体基板10的表面形成有由多晶硅等构成的接触件11，在接触件11上层叠有钨等电极膜12，在电极膜12上层叠有氮化硅膜等绝缘膜13。
接触件11、电极膜12以及绝缘膜13被隔离物14覆盖。隔离物14例如具有氧化硅膜被氮化硅膜夹持的结构。具有被隔离物14覆盖的接触件11、电极膜12以及绝缘膜13的结构物140在y轴方向上隔开规定的间隔而配置，且分别在x轴方向上延伸。
另外，在y轴方向上邻接的结构物140之间的凹部埋入有绝缘膜13，在绝缘膜13上，在x轴方向上以规定的间隔形成有孔30。孔30是第一孔的一个例子。在孔30内，在半导体基板10上，层叠有硅化钴等金属膜15。另外，各个结构物140以及孔30被氮化钛等阻隔膜16覆盖。
例如通过ALD(Atomic Layer Deposition：原子层沉积)法来层叠阻隔膜16。例如，晶片W的温度被控制在200℃～600℃，通过向晶片W的表面交替地供给TDMAT(Tetrakis(DiMethylAmino)Titanium：四(二甲氨基)钛T)气体和NH3气体，来层叠例如0.5nm～2.0nm厚度的阻隔膜16。此外，也可以通过CVD(Chemical Vapor Deposition：化学气相沉积)法来层叠阻隔膜16。另外，阻隔膜16除了氮化钛以外，也可以是氮化钽等。
而且，在晶片W的表面层叠导电材料17，且导电材料17被埋入至各个孔30内。在本实施方式中，导电材料17例如是钨。导电材料17例如通过CVD法来层叠。例如，晶片W的温度被控制在300℃～600℃，通过向晶片W的表面供给WF6气体、SiH4气体以及Ar气体的混合气体，而在晶片W上层叠例如10nm～30nm厚度的导电材料17。此外，导电材料17也可以通过ALD法层叠。另外，原料气体也可以使用WCl4气体等代替WF6气体，也可以使用H2气体或者CH4气体等代替SiH4气体。
接下来，通过CMP(Chemical Mechanical Polishing：化学机械研磨)等使晶片W的表面平坦化(S11)。步骤S11是平坦化工序的一个例子。由此，例如如图3A和图3B所示，去除晶片W的上表面的导电材料17，使被埋入至孔30的导电材料17露出。另外，在晶片W的上表面，除了导电材料17之外，绝缘膜13、隔离物14以及阻隔膜16也露出。图3A是表示用于制造本公开的一个实施方式中的半导体装置的晶片W的一个例子的俯视图，图3B是其A-A剖视图。
接下来，在晶片W上层叠掩模膜20(S12)。步骤S12是层叠工序的一个例子。而且，在掩模膜20上层叠防反射膜24，在防反射膜24上层叠抗蚀剂25。防反射膜24例如是氮氧化硅膜。抗蚀剂25由用于使用EUV光的PTD(Positive Tone Development：正显影)的材料、且不包含金属的材料构成。而且，例如如图4A和图4B所示，通过使用EUV光的PTD使抗蚀剂25图案化(S13)。图4A是表示用于制造本公开的一个实施方式中的半导体装置的晶片W的一个例子的俯视图，图4B是其A-A剖视图。
在本实施方式中，掩模膜20包含第一掩模膜21、第二掩模膜22以及蚀刻停止膜23。第一掩模膜21例如是SOC(Spin On Carbon：旋涂碳)膜。第二掩模膜22例如是氧化硅膜。蚀刻停止膜23例如是多晶硅。另外，在本实施方式中，例如如图4A和图4B所示，通过使用EUV光的PTD，去除抗蚀剂25的一部分，形成沿着接触垫的形状的开口。
接下来，将抗蚀剂25作为掩模来蚀刻掩模膜20(S14)。然后，通过灰化等去除防反射膜24以及抗蚀剂25。步骤S12～S14是孔形成工序的一个例子。由此，例如如图5A和图5B所示，在掩模膜20形成沿着抗蚀剂25的形状的孔31，掩模膜20下方的导电材料17的一部分通过孔31露出。图5A是表示用于制造本公开的一个实施方式中的半导体装置的晶片W的一个例子的俯视图，图5B是其A-A剖视图。孔31是第二孔的一个例子。
第一掩模膜21、第二掩模膜22以及蚀刻停止膜23的蚀刻例如通过使用等离子体的干式蚀刻法来进行。在第一掩模膜21的蚀刻中，例如，将晶片W的温度控制在100℃～350℃，在搬入了晶片W的等离子体处理装置内，生成例如20～60秒的CO气体的等离子体。此外，作为蚀刻气体，例如，也可以使用包含氮原子或氢原子的气体、或者包含从这些气体组中选择的两种以上的气体的混合气体来代替CO气体。
在第二掩模膜22的蚀刻中，例如，将晶片W的温度控制在20℃～100℃，在搬入了晶片W的等离子体处理装置内，生成例如5～60秒的C4F8气体的等离子体。此外，作为蚀刻气体，例如，也可以使用CF2气体、CF3气体、C2F2气体、C2F4气体、C2F6气体、Ar气体、CHF3气体、O2气体或O3气体、或者包含从这些气体组中选择的两种以上的气体的混合气体来代替C4F8气体。
在蚀刻停止膜23的蚀刻中，例如，将晶片W的温度控制在20℃～120℃，在搬入了晶片W的等离子体处理装置内，生成例如5～300秒的Cl2气体及HBr气体的混合气体的等离子体。此外，作为蚀刻气体，例如能够使用SF6气体来代替Cl2气体及HBr气体的混合气体。
另外，作为第一掩模膜21、第二掩模膜22以及蚀刻停止膜23的蚀刻时的等离子体源，例如，能够使用电容耦合等离子体(CCP)、电感耦合等离子体(ICP)、微波激发表面波等离子体(SWP)、电子回旋共振等离子体(ECRP)、或者螺旋波激发等离子体(HWP)等。
接下来，在形成于掩模膜20的孔31内埋入导电材料18(S15)。步骤S15是埋入工序的一个例子。由此，例如如图6A和图6B所示，在孔31内埋入导电材料18。图6A是表示用于制造本公开的一个实施方式中的半导体装置的晶片W的一个例子的俯视图，图6B是其A-A剖视图。导电材料18是与导电材料17相同的材料，例如是钨。在步骤S15中，通过选择性生长来层叠导电材料18。由此，在孔31内的阻隔膜16以及导电材料17上层叠导电材料18，但在第二掩模膜22上以及孔31内的绝缘膜13上不层叠导电材料18。
通过交替地重复例如CVD法和使用等离子体的干式蚀刻法的方法，将导电材料18选择性地层叠在孔31内的导电材料17上。例如，将晶片W的温度控制在450℃～550℃，执行规定时间的使用WCl5气体的CVD法被，之后执行规定时间的使用H2气体的等离子体的干式蚀刻法。CVD法中的WCl5气体的供给量例如是50～500mg/min。另外，干式蚀刻法中的H2气体的流量例如是1000～9000sccm。包括1次CVD法和1次干式蚀刻法的1个周期的长度例如是0.2秒～10秒。1个周期中的CVD法的期间和干式蚀刻法的期间的比例如是1:1。在本实施方式的导电材料18的层叠中，包括1次CVD法和1次干式蚀刻法的周期例如被重复数百次左右。
此外，CVD法中的原料气体也可以使用WCl6气体、WF6气体等来代替WCl5气体。另外，干式蚀刻法中的蚀刻气体也可以使用SiH4气体等来代替H2气体。另外，作为干式蚀刻法中的等离子体源，例如，能够使用电容耦合等离子体(CCP)、电感耦合等离子体(ICP)、微波激发表面波等离子体(SWP)、电子回旋共振等离子体(ECRP)、或者螺旋波激发等离子体(HWP)等。
接下来，通过CMP等使晶片W的表面平坦化(S16)。然后，通过使用等离子体的干式蚀刻法等去除第二掩模膜22以及蚀刻停止膜23(S17)。步骤S17是去除工序的一个例子。第二掩模膜22以及蚀刻停止膜23的去除中的蚀刻的条件与在步骤S14中说明的条件相同。由此，例如如图7A和图7B所示，在晶片W上形成作为接触垫发挥作用的导电材料18。图7A是表示用于制造本公开的一个实施方式中的半导体装置的晶片W的一个例子的俯视图，图7B是其A-A剖视图。
[实验结果]
在这里，对有关钨的选择性生长的实验结果进行说明。图8是表示用于实验的晶片W’的一个例子的剖视图。图8所例示的晶片W’具有基板40、基底膜41以及氧化硅膜42。在氧化硅膜42形成有多个槽，基底膜41在槽的底部露出。使用图8中例示的晶片W’，通过交替地重复CVD法和使用等离子体的干式蚀刻法的方法，进行使钨膜43层叠在基底膜41上的实验。作为基底膜41，使用氮化硅膜、或者氧化硅膜、或者钨膜、或者氮化钛膜。
图9是表示实验结果的一个例子的图。例如如图9所示，在基底膜41是氮化硅膜或者氧化硅膜的情况下，即使重复包括CVD法和干式蚀刻法的周期，在基底膜41上也没有层叠钨膜43。另一方面，在基底膜41是钨膜或者氮化钛膜的情况下，在基底膜41上层叠钨膜43，根据包括CVD法和干式蚀刻法的周期的次数，钨膜43的厚度增加。
因此，通过重复包括CVD法和干式蚀刻法的周期，能够进行在氮化硅膜以及氧化硅膜上不生长钨膜、而在钨膜以及氮化钛膜上生长钨膜的所谓的选择性生长。
在这里，在图1的步骤S15中，通过重复包括CVD法和干式蚀刻法的周期而在孔31内层叠作为钨的导电材料18(参照图6A和图6B)。此时，通过选择性生长，导电材料18在作为钨的导电材料17以及作为氮化钛的阻隔膜16上生长。另一方面，导电材料18在作为氧化硅膜的第二掩模膜22上、作为氮化硅膜的绝缘膜13、以及包含氧化硅膜和氮化硅膜的隔离物14上不生长。
另外，通过导电材料18在被埋入至孔30内的导电材料17上选择性生长，导电材料18和被埋入至孔30内的导电材料17密接。由此，导电材料18与被埋入至孔30内的导电材料17之间的电阻值减少，能够减少在导电材料18与被埋入至孔30内的导电材料17之间流过的信号延迟。
另外，导电材料18在包含氧化硅膜和氮化硅膜的绝缘膜13以及隔离物14上不生长。由此，导电材料18内的钨原子不会到达绝缘膜13以及隔离物14，能够防止钨原子侵入绝缘膜13以及隔离物14内的金属污染。
[比较例]
在这里，参照图10～图13对比较例中的半导体装置的制造步骤进行说明。在比较例中的半导体装置的制造步骤中，首先，例如准备与图2A和图2B所示的晶片W相同结构的晶片W”。
接下来，在晶片W”上层叠掩模膜200。在掩模膜200上层叠防反射膜203，在防反射膜203上层叠抗蚀剂204。防反射膜203例如是氮氧化硅膜。抗蚀剂204由用于使用EUV光的NTD(Negative Tone Development)的材料、且包含金属的材料构成。而且，例如如图10A和图10B所示，通过使用EUV光的NTD使抗蚀剂204图案化。图10A是表示用于制造比较例中的半导体装置的晶片W”的一个例子的俯视图，图10B是其A-A剖视图。
在比较例中，掩模膜200包含第一掩模膜201以及第二掩模膜202。第一掩模膜201例如是非晶碳膜。第二掩模膜202例如是氮化硅膜。另外，在比较例中，例如如图10A和图10B所示，抗蚀剂204被图案化成与接触垫的形成对应的形状。
接下来，将抗蚀剂204作为掩模来蚀刻防反射膜203以及第一掩模膜201，将蚀刻后的第一掩模膜201作为掩模来蚀刻第二掩模膜202。例如，通过使用等离子体的干式蚀刻法来蚀刻第一掩模膜201以及第二掩模膜202。由此，晶片W”的状态例如为图11A和图11B那样。图11A是表示用于制造比较例中的半导体装置的晶片W”的一个例子的俯视图，图11B是其A-A剖视图。
接下来，将第一掩模膜201和第二掩模膜202作为掩模，来蚀刻阻隔膜16和导电材料17。阻隔膜16和导电材料17的蚀刻例如通过使用等离子体的干式蚀刻法来进行。由此，晶片W”的状态例如为图12A和图12B那样。图12A是表示用于制造比较例中的半导体装置的晶片W”的一个例子的俯视图，图12B是其A-A剖视图。
接下来，例如通过使用等离子体的干式蚀刻法，去除第一掩模膜201和第二掩模膜202。由此，晶片W”的状态例如为图13A和图13B那样。图13A是表示用于制造比较例中的半导体装置的晶片W”的一个例子的俯视图，图13B是其A-A剖视图。在图13B中，导电材料17a作为接触垫发挥作用，孔30内的导电材料17b作为接触插塞发挥作用。
在这里，在图13B例示的比较例中的晶片W”中，在蚀刻阻隔膜16以及导电材料17时，隔离物14的上部被切削。因此，之后，当在导电材料17a间层叠有氮化硅膜等绝缘膜的情况下，作为接触垫发挥作用的导电材料17b的寄生电容变大。另外，在隔离物14是被氮化硅膜夹持的气隙的情况下，若在邻接的导电材料17a之间层叠氮化硅膜等绝缘膜，则气隙被绝缘膜掩埋。由此，作为接触垫发挥作用的导电材料17b的寄生电容进一步变大。
另外，在图13B例示的比较例中的晶片W”中，通过蚀刻阻隔膜16和导电材料17时的过蚀刻，导电材料17b的一部分被切削，导电材料17b的一部分变细。若导电材料17b变细，则导电材料17b的电阻值增加。若导电材料17b的电阻值增加，则在导电材料17b中流动的信号的延迟、功率消耗、以及发热量增加。
与此相对，在本实施方式的晶片W中，在通过蚀刻去除蚀刻停止膜23时的条件下，隔离物14几乎没有被蚀刻(参照图5B)。因此，通过隔离物14较低地抑制被埋入至孔30内的、作为接触插塞发挥作用的导电材料17的寄生电容。
另外，在本实施方式的晶片W中作为接触插塞发挥作用的孔30内的导电材料17中，在通过蚀刻去除蚀刻停止膜23时的条件下几乎没有被蚀刻(参照图5B)。因此，未发生沿着xy平面的方向上的接触插塞的切削，而接触插塞的电阻值未增加。因此，可抑制在作为接触插塞发挥作用的导电材料17中流动的信号的延迟、功率消耗以及发热量的增加。
另外，在比较例中，为了蚀刻成为接触垫的导电材料17，需要形成较厚的硬掩模。若硬掩模的厚度较厚，则难以维持通过蚀刻图案化的形状的精度。与此相对，在本实施方式中，通过使成为接触垫的导电材料17层叠在沿着接触垫的形状形成的孔31内而形成。因此，由于无需蚀刻导电材料17，所以能够使掩模膜变薄。由此，能够容易地维持通过蚀刻图案化的形状的精度。
另外，在比较例的半导体装置的制造方法中，抗蚀剂204由用于利用EUV光进行的NTD的材料构成，且包含金属。另一方面，本实施方式中的抗蚀剂25由用于利用EUV光进行的PTD的材料构成，且不包含金属。因此，由于抗蚀剂25能够以比抗蚀剂204少的曝光量形成规定图案，所以能够缩短曝光时间。由此，能够削减半导体装置的制造所需的时间。
具体而言，在本实施方式的半导体装置的制造方法中，与比较例相比，形成接触垫所需的时间削减40％左右。由此，在本实施方式的半导体装置的制造方法中，每单位时间可制造的半导体装置的片数为比较例的约1.7倍。因此，与比较例相比，本实施方式中的半导体装置的制造方法能够提高半导体装置的生产率。
以上，对一个实施方式进行了说明。如上所述，本实施方式中的半导体装置的制造方法包括平坦化工序、层叠工序、孔形成工序、埋入工序以及去除工序。在平坦化工序中，通过使在孔30埋入有导电材料17的晶片W的表面平坦化，使被埋入至孔30的导电材料17露出，其中，形成该孔30的区域是在层叠在晶片W上的绝缘膜13上的区域且是被隔离物14包围的区域内。在层叠工序中，在晶片W的表面层叠掩模膜20。在孔形成工序中，以使被埋入至孔30的导电材料17的上表面的至少一部分露出的方式，在掩模膜20形成孔31。在第二埋入工序中，在孔31埋入导电材料18。在去除工序中，去除掩模膜20。由此，能够高精度地加工信号延迟较少的半导体装置，并且能够提高半导体装置的生产率。
另外，在上述实施方式中，导电材料是钨。由此，能够在接触插塞上形成接触垫。
另外，在上述实施方式中，在埋入工序中，通过层叠在导电材料17上而不层叠在绝缘膜13上的选择性生长，在孔31埋入导电材料18。由此，能够在接触插塞上容易地形成接触垫。
另外，在上述实施方式中，在埋入工序中，交替地重复如下工序：向晶片W的表面供给含钨气体的工序；以及向晶片W的表面供给含氢气体的等离子体。由此，能够在导电材料17上使导电材料18选择性生长。
另外，在上述实施方式中，含钨气体是WCl5气体、或者WCl6气体、或者WF6气体，含氢气体是H2气体或者SiH4气体。由此，能够在导电材料17上使导电材料18选择性生长。
另外，在上述实施方式中，孔形成工序包括：在掩模膜20上层叠抗蚀剂25的工序；通过使用EUV光的PTD，在抗蚀剂25形成沿着孔31的形状的开口的工序；通过将形成有开口的抗蚀剂25作为掩模来蚀刻掩模膜20，在掩模膜20形成孔31的工序。由此，与通过使用EUV光的NTD来使抗蚀剂图案化的情况相比，能够削减曝光时间。
[其它]
此外，本申请所公开的技术并不限定于上述实施方式，能够在其主旨的范围内进行各种变形。
例如，在上述实施方式中，在步骤S15中，通过选择性生长在孔31内层叠导电材料18，但公开的技术并不限于此。例如，也可以在利用阻隔膜16保护孔31内的绝缘膜13以及隔离物14的基础上，例如通过CVD等在孔31内层叠导电材料18。即使这样，也能够使成为接触垫的导电材料18层叠在孔30内的导电材料17上。
另外，在上述实施方式中，利用EUV光使抗蚀剂25图案化，但公开的技术并不限于此，也可以使用ArF准分子激光等使抗蚀剂25图案化。此外，在使用ArF准分子激光等进行图案化的情况下，抗蚀剂25由适合ArF准分子激光等的图案化的材料构成。
此外，应认为本次公开的实施方式在所有点是例示，并非是限制性的内容。实际上，上述的实施方式能够以多种方式实现。另外，上述的实施方式也可以在不脱离附加的权利要求书及其主旨的情况下，以各种方式进行省略、置换、变更。
附图标记说明
W...晶片；10...半导体基板；11...接触件；12...电极膜；13...绝缘膜；14...隔离物；140...结构物；15...金属膜；16...阻隔膜；17...导电材料；18...导电材料；20...掩模膜；21...第一掩模膜；22...第二掩模膜；23...蚀刻停止膜；24...防反射膜；25...抗蚀剂；30...孔；31...孔；40...基板；41...基底膜；42...氧化硅膜；43...钨膜；200...掩模膜；201...第一掩模膜；202...第二掩模膜；203...防反射膜；204...抗蚀剂。

Claims (7)

1.一种半导体装置的制造方法，包括：
平坦化工序，通过使在第一孔埋入有导电材料的基板的表面平坦化，使被埋入至上述第一孔的上述导电材料露出，其中，形成上述第一孔的区域是在层叠在基板上的绝缘膜上的区域且是被隔离膜包围的区域内；
层叠工序，在上述基板的表面层叠掩模膜；
孔形成工序，以使被埋入至上述第一孔的上述导电材料的上表面的至少一部分露出的方式，在上述掩模膜形成第二孔；
埋入工序，在上述第二孔埋入上述导电材料；以及
去除工序，去除上述掩模膜，
上述导电材料是钨，
在上述埋入工序中，通过层叠在上述导电材料上而未层叠在上述绝缘膜上的选择性生长，在上述第二孔埋入上述导电材料。
2.根据权利要求1所述的半导体装置的制造方法，其中，
在上述埋入工序中交替地重复如下工序：向上述基板的表面供给含钨气体的工序；以及向上述基板的表面供给含氢气体的等离子体的工序。
3.根据权利要求2所述的半导体装置的制造方法，其中，
上述含钨气体是WCl5气体、或者WCl6气体、或者WF6气体，
上述含氢气体是H2气体或者SiH4气体。
4.根据权利要求1～3中任一项所述的半导体装置的制造方法，其中，
上述孔形成工序包括：
在上述掩模膜上层叠抗蚀剂的工序；
通过使用EUV(Extreme ultraviolet lithography)光的PTD(Positive ToneDevelopment)，在上述抗蚀剂形成沿着上述第二孔的形状的开口的工序；以及
通过将形成有上述开口的上述抗蚀剂作为掩模来蚀刻上述掩模膜，在上述掩模膜形成第二孔的工序。
5.一种半导体装置的制造方法，包括：
在绝缘膜上形成掩模膜、以及在导电材料上形成掩模膜，上述导电材料设置在形成于上述绝缘膜的第一孔内；
去除上述掩模膜的一部分，形成使上述绝缘膜的一部分和上述导电材料的一部分露出的第二孔；
在上述第二孔内形成上述导电材料；以及
在上述第二孔内形成上述导电材料后，去除上述掩模膜，
上述导电材料是钨，
通过层叠在设置在上述第一孔内的导电材料上而未层叠在上述绝缘膜上的选择性生长，在上述第二孔内形成上述导电材料。
6.根据权利要求5所述的半导体装置的制造方法，其中，
上述第二孔内的上述导电材料通过交替地重复供给含钨气体和供给含氢气体的等离子体来形成。
7.根据权利要求5所述的半导体装置的制造方法，其中，
上述绝缘膜是氮化硅膜。
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