KR20030001899A - 반도체 소자의 커패시터 형성 방법 - Google Patents

Abstract

본 발명은 셀간 분리를 위한 CMP(chemical mechanical polishing)공정시에 셀 영역과 주변 회로 영역의 CMP량을 제어하여 웨이퍼 레벨 균일도 및 커패시턴스를 증대시킬 수 있도록한 반도체 소자의 커패시터 형성 방법에 관한 것으로, 메모리 셀 영역과 주변 회로 영역을 갖는 반도체 기판에 셀 트랜지스터 및 스토리지 노드 콘택을 위한 셀 플러그층을 형성하는 단계;전면에 에치 스토퍼층,캡 절연층,하드 마스크용 물질층을 차례로 형성하고 스토리지 노드 형성 영역을 정의하기 위한 포토레지스트 패턴층을 형성하는 단계;노출된 하드 마스크용 물질층,캡 절연층을 선택적으로 식각하는 단계;모든 영역의 포토레지스트 패턴층을 제거하고 메모리 셀 영역의 에치 스토퍼층을 식각하여 셀 플러그층을 노출시키는 단계;전면에 스토리지 노드 형성용 물질층을 형성한후 평탄화 공정으로 스토리지 노드의 셀 분리 공정을 진행하는 단계를 포함한다.

Description

반도체 소자의 커패시터 형성 방법{Method for forming capacitor in semiconductor device}

본 발명은 반도체 소자에 관한 것으로, 특히 셀간 분리를 위한 CMP(chemical mechanical polishing)공정시에 셀 영역과 주변 회로 영역의 CMP량을 제어하여 웨이퍼 레벨 균일도 및 커패시턴스를 증대시킬 수 있도록한 반도체 소자의 커패시터 형성 방법에 관한 것이다.

반도체 메모리 장치의 경우에는 집적도 증가가 중요한 자리를 차지하고 있고이와 같은 반도체 장치의 집적도 증가는 필연적으로 반도체 기판 상에 형성되는 여러 소자의 점유 면적을 그만큼 감소시킨다.

그러나 반도체 메모리 소자는 신뢰성 있는 소자 동작을 위해서는 최소한의 일정한 커패시턴스를 필요로 한다. 따라서 축소된 면적에서 일정 레벨 이상의 균일한 커패시턴스를 가지는 커패시터를 제조하는 것은 반도체 메모리 분야에서 중요한 과제라 할 수 있다.

이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 커패시터 형성 공정에 관하여 설명하면 다음과 같다.

도 1a내지 도 1g는 종래 기술의 커패시터 형성을 위한 공정 단면도이다.

종래 기술의 커패시터 형성 공정은 먼저, 도 1a에서와 같이, 셀 트랜지스터 및 스토리지 노드 콘택을 위한 셀 플러그층(1),ILD 산화막(2)이 형성된 반도체 기판(도면에 도시하지 않음)상에 나이트라이드 스토퍼층(3)을 형성한다.

이어, 전면에 캡 산화막(4),하드 마스크용 폴리 실리콘층(5)을 형성하고 하드 마스크용 폴리 실리콘층(5)상에 커패시터 스토리지 노드 형성 영역을 정의하기 위한 포토레지스트 패턴층(6)을 형성한다.

여기서, 포토레지스트 패턴층(6)은 디바이스가 고집적화 되면서 포토레지스트의 두께 마진이 작아져 그 두께를 크게 할 수 없다.

그리고 도 1b에서와 같이, 상기 포토레지스트 패턴층(6)을 마스크로 하여 노출된 하드 마스크용 폴리 실리콘층(5)을 선택적으로 식각한다.

이와 같은 식각 공정시에 스토리지 노드가 형성되는 메모리 셀 영역은 홀이밀집되는 형태인데, 주변 회로 영역은 넓은 평판 형태를 갖기 때문에 메모리 셀 영역의 포토레지스트 제거율(PR Removal Rate)이 더 크다.

그러므로 하드 마스크용 폴리 실리콘층(5)의 식각 공정후에 잔류하는 포토레지스트 패턴층의 두께는 메모리 셀 영역과 주변 회로 영역에서 서로 차이를 갖는다.

이어, 도 1c에서와 같이, 상기 패터닝된 하드 마스크용 폴리 실리콘층(5)을 마스크로 하여 메모리 셀 영역의 캡 산화막(4)을 선택적으로 식각한다.

이와 같은 식각 공정시에 패턴 의존성에 의해 메모리 셀 영역의 포토레지스트 패턴층은 모두 제거되지만, 주변 회로 영역의 포토레지스트 패턴층은 잔류한다.

그리고 도 1d에서와 같이, 연속적으로 노출된 메모리 셀 영역의 나이트라이드 스토퍼층(3)을 오버 에치하여 셀 플러그층(1)을 노출시킨다.

이와 같은 나이트라이드 스토퍼층(3)의 식각 공정시에 주변 회로 영역에는 포토레지스트 패턴층이 계속 잔류하여 하드 마스크용 폴리 실리콘층(5)이 최초 형성 두께를 유지하지만, 메모리 셀 영역의 하드 마스크용 폴리 실리콘층(5)은 그 두께가 최초 형성 두께보다 많이 얇아진 상태가 된다.

이어, 도 1e에서와 같이, 상기와 같은 식각 공정으로 스토리지 노드 형성 영역이 정의된 전면에 스토리지 노드 형성용 물질층(7) 예를들면, 비정질 실리콘층을 형성한다.

이때, 주변 회로 영역의 하드 마스크용 폴리 실리콘층(5)이 더 두껍게 잔류하기 때문에 전체 실리콘층의 두께는 주변 회로 영역이 더 두껍다.

그리고 도 1f에서와 같이, 전면에 USG(Undoped Silicon Glass)막(8)을 형성한다.

이어, 도 1g에서와 같이, CMP(Chemical Mechanical Polishing) 공정으로 평탄화 공정을 진행하여 스토리지 노드의 셀 분리 공정을 진행한다.

이때의 평탄화 공정 진행시에도 메모리 셀 영역과 주변 회로 영역과의 CMP 제거율의 차이가 발생하기 때문에 오버 폴리싱을 한다.

이와 같은 오버 폴리싱은 결과적으로 스토리지 노드의 높이를 축소켜 커패시턴스의 충분한 확보를 어렵게 한다.

그러나 이와 같은 종래 기술의 반도체 소자의 커패시터 형성 공정에 있어서는 다음과 같은 문제가 있다.

스토리지 노드의 셀간 분리를 위한 CMP 공정시에 주변 회로 영역의 두꺼운 실리콘층을 제거하기 위한 오버 폴리싱에 의해 스토리지 노드의 충분한 높이가 확보되지 않아 소자의 특성을 저하시킨다.

이는 메모리 셀 영역과 주변 회로 영역간에 폴리싱 제거량이 다르기 때문에 발생하는 것이다.

본 발명은 이와 같은 종래 기술의 커패시터 형성 공정의 문제를 해결하기 위한 것으로, 셀간 분리를 위한 CMP(chemical mechanical polishing)공정시에 셀 영역과 주변 회로 영역의 CMP량을 제어하여 웨이퍼 레벨 균일도 및 커패시턴스를 증대시킬 수 있도록한 반도체 소자의 커패시터 형성 방법을 제공하는데 그 목적이 있다.

도 1a내지 도 1g는 종래 기술의 커패시터 형성을 위한 공정 단면도

도 2a내지 도 2g는 본 발명에 따른 커패시터 형성을 위한 공정 단면도

도면의 주요 부분에 대한 부호의 설명

21. 셀 플러그층 22. ILD 산화막

23. 나이트라이드 스토퍼층 24. 캡 산화막

25. 하드 마스크용 폴리 실리콘층 26. 포토레지스트 패턴층

27. 스토리지 노드 형성용 물질층 28. USG 산화막

이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 커패시터 형성 방법은 메모리 셀 영역과 주변 회로 영역을 갖는 반도체 기판에 셀 트랜지스터 및 스토리지 노드 콘택을 위한 셀 플러그층을 형성하는 단계;전면에 에치 스토퍼층,캡 절연층,하드 마스크용 물질층을 차례로 형성하고 스토리지 노드 형성 영역을 정의하기 위한 포토레지스트 패턴층을 형성하는 단계;노출된 하드 마스크용 물질층,캡 절연층을 선택적으로 식각하는 단계;모든 영역의 포토레지스트 패턴층을 제거하고 메모리 셀 영역의 에치 스토퍼층을 식각하여 셀 플러그층을 노출시키는 단계;전면에 스토리지 노드 형성용 물질층을 형성한후 평탄화 공정으로 스토리지 노드의 셀 분리 공정을 진행하는 단계를 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 커패시터 형성 방법에 관하여 상세히 설명하면 다음과 같다.

도 2a내지 도 2g는 본 발명에 따른 커패시터 형성을 위한 공정 단면도이다.

본 발명은 캡 산화막의 식각후에 주변 회로 영역을 마스킹하고 있는 포토레지스트 패턴층을 제거한후에 후속 공정을 진행하여 폴리싱 제거율이 메모리 셀 영역과 주변 회로 영역에서 차이를 갖지 않도록한 것이다.

먼저, 도 2a에서와 같이, 셀 트랜지스터 및 스토리지 노드 콘택을 위한 셀 플러그층(21),ILD 산화막(22)이 형성된 반도체 기판(도면에 도시하지 않음)상에 에치 스토퍼층 즉, 나이트라이드 스토퍼층(23)을 형성한다.

이어, 전면에 캡 절연층 즉, 캡 산화막(24),하드 마스크 물질층으로 하드 마스크용 폴리 실리콘층(25)을 형성하고 하드 마스크용 폴리 실리콘층(25)상에 커패시터 스토리지 노드 형성 영역을 정의하기 위한 포토레지스트 패턴층(26)을 형성한다.

여기서, 포토레지스트 패턴층(26)은 스토리지 노드가 형성되는 메모리 셀 영역에서만 오픈 영역을 갖고 주변 회로 영역에서는 오픈 영역을 갖지 않는다.

그리고 도 2b에서와 같이, 상기 포토레지스트 패턴층(26)을 마스크로 하여 노출된 하드 마스크용 폴리 실리콘층(25),캡 산화막(24)을 선택적으로 식각하여 스토리지 노드 형성 영역을 정의한다.

캡 산화막(24)의 식각 공정후에는 메모리 셀 영역에는 잔류하는 포토레지스트 패턴층이 없다.

이어, 도 2c에서와 같이, 주변 회로 영역상의 포토레지스트 패턴층을 제거한다.

그리고 도 2d에서와 같이, 연속적으로 노출된 메모리 셀 영역의 나이트라이드 스토퍼층(23)을 오버 에치하여 셀 플러그층(21)을 노출시킨다.

이와 같은 나이트라이드 스토퍼층(23)의 식각 공정시에 주변 회로 영역과 메모리 셀 영역의 포토레지스트 패턴층이 모두 제거되었기 때문에 식각 공정이 블랭킷 식각이므로 모든 영역에서의 하드 마스크용 폴리 실리콘층(25)이 동시에 식각되어 동일한 두께가 감소한다.

이어, 도 2e에서와 같이, 상기와 같은 식각 공정으로 스토리지 노드 형성 영역이 정의된 전면에 스토리지 노드 형성용 물질층(27) 예를들면, 비정질 실리콘층을 형성한다.

그리고 도 2f에서와 같이, 전면에 USG(Undoped Silicon Glass) 산화막(28)을 형성한다.

이어, 도 2g에서와 같이, CMP(Chemical Mechanical Polishing) 공정으로 평탄화 공정을 진행하여 스토리지 노드의 셀 분리 공정을 진행한다.

이때의 평탄화 공정 진행시에 주변 회로 영역의 하드 마스크용 폴리 실리콘층이 이미 충분히 식각되어 두께가 얇아진 만큼 CMP 타겟량이 줄어 스토리지 노드의 높이 감소는 일어나지 않는다.

이와 같은 본 발명에 따른 반도체 소자의 커패시터 형성 방법은 다음과 같은 효과가 있다.

캡 산화막의 식각 공정후에 주변 회로 영역의 포토레지스트 패턴층을 제거하기 때문에 나이트라이드 스토퍼층의 식각 공정시에 메모리 셀 영역과 주변 회로 영역 모두에서 하드 마스크용 폴리 실리콘층의 식각이 동시에 일어난다.

이는 후속되는 CMP 타겟량을 줄여 스토리지 노드의 높이를 충분히 확보할 수 있도록 한다.

또한, 셀 커패시턴스의 충분한 확보를 가능하게 하여 소자의 신뢰성을 높이고, 웨이퍼 레벨의 균일도를 증가시킬 수 있다.

Claims (4)

1. 메모리 셀 영역과 주변 회로 영역을 갖는 반도체 기판에 셀 트랜지스터 및 스토리지 노드 콘택을 위한 셀 플러그층을 형성하는 단계;

   전면에 에치 스토퍼층,캡 절연층,하드 마스크용 물질층을 차례로 형성하고 스토리지 노드 형성 영역을 정의하기 위한 포토레지스트 패턴층을 형성하는 단계;

   노출된 하드 마스크용 물질층,캡 절연층을 선택적으로 식각하는 단계;

   모든 영역의 포토레지스트 패턴층을 제거하고 메모리 셀 영역의 에치 스토퍼층을 식각하여 셀 플러그층을 노출시키는 단계;

   전면에 스토리지 노드 형성용 물질층을 형성한후 평탄화 공정으로 스토리지 노드의 셀 분리 공정을 진행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 형성 방법.
2. 제 1 항에 있어서, 에치 스토퍼층의 식각 공정을 주변 회로 영역과 메모리 셀 영역의 포토레지스트 패턴층이 모두 제거된 상태에서 진행하여 모든 영역에서의 하드 마스크용 물질층이 동일한 두께가 감소하는 것을 특징으로 하는 반도체 소자의 커패시터 형성 방법.
3. 제 1 항 또는 제 2 항에 있어서, 에치 스토퍼층을 나이트라이드로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 형성 방법.
4. 제 1 항에 있어서, 스토리지 노드의 셀 분리 공정을 CMP로 진행하는 것을 특징으로 하는 반도체 소자의 커패시터 형성 방법.