KR100281892B1 - 광역평탄화된반도체장치의제조방법 - Google Patents

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Abstract

단순화된 공정으로 셀 어레이 영역과 주변회로 영역 사이에 광역평탄화를 이룰 수 있는 반도체장치의 제조방법에 대해 개시되어 있다. 이 방법은, 셀 어레이 영역과 주변회로 영역 사이에 광역단차(global step difference)가 형성되어 있는 반도체기판의 전면에 층간절연막을 형성하는 단계와, 층간절연막 상에 스토퍼(stopper)로 작용하는 제1 물질층을 형성하는 단계와, 제1 물질층 및 층간절연막을 패터닝하여 셀 어레이 영역의 반도체기판을 부분적으로 노출시키는 콘택홀을 형성하는 단계와, 콘택홀이 형성된 반도체기판의 전면에 도전막을 형성하는 단계, 도전막의 주변회로 영역에 형성된 부분이 제거될 때까지 도전막을 에치 백하는 단계, 및 도전막이 형성된 반도체기판에 대해 화학-물리적 폴리슁(CMP)을 실시하여 셀 어레이 영역과 주변회로 영역 사이에 광역평탄화를 이루는 단계로 이루어진다.

Description

광역평탄화된 반도체장치의 제조방법{Method for fabricating a golbally planarized semiconductor device}
본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 화학적 물리적 폴리슁(Chemical Mechanical Polishing; CMP)을 이용하여 셀 영역과 주변회로 영역 사이에 광역평탄화를 이룬 반도체장치의 제조방법에 관한 것이다.
반도체 소자는 고기능화, 고성능화, 고집적화를 향해 256M bit 및 1G bit 급의 디램(DRAM)으로 대표되는 초고집적화(ULSI)의 시대로 돌입하고 있다. 향후, 이들 소자의 고집적화에는 보다 미세한 패턴형성 기술을 필요로 하고, 3차원적인 다층화 구조를 요구하는 영역이 넓어져, 현 시점에서 새로운 프로세스(process)의 도입이 검토 과제로 되어 있다.
이 초미세 배선을 패턴형성기술에 의해 다층화해갈 경우, 그 아래층에 있는 층간절연막을 평탄하게 하는 것이 필수가 되어, 지금까지는 부분적인 평탄화 처리기술로 대응해 왔다. 그러나, 가공능률이나 고품질화를 위해 웨이퍼 전면에 걸친 평탄화, 즉 광역평탄화(global planarization) 연마가공기술(Chemical Mechanical Polishing; CMP)이 도입되었다.
반도체 소자의 제조에 있어서, 완전 평활면의 실리콘기판 상에 미세패턴을 형성하는 경우와, 이미 미세패턴의 요철이 존재하는 기판 상에 미세패턴을 적층하여 형성하는 경우는 상황이 완전히 다르다. 이러한 요철의 존재는 기판과 마스크 사이에 간격의 불균일성을 초래하고, 투영렌즈의 초점심도의 한계를 넘는 등, 원하는 패턴정밀도를 얻을 수 없게 되는 원인으로 지적되어, 요철부의 부분적 완화대책이 취해져 왔다.
도 1 내지 도 3은 종래의 CMP를 이용하여 셀 어레이 영역과 주변회로 영역을 평탄화하기 위한 방법을 설명하기 위한 단면도들이다.
먼저, 도 1을 참조하면, 셀 어레이 영역 및 주변회로 영역을 포함하는 반도체기판(2)에 활성영역과 비활성영역을 구분하기 위한 소자분리막(4)을 통상의 소자분리 공정을 이용하여 형성한 다음, 게이트절연막(도시되지 않음), 게이트전극(6+8) 및 소오스/드레인(도시되지 않음)으로 이루어진 트랜지스터를 형성한다.
이어서, 트랜지스터가 형성된 상기 반도체기판 상에 절연물질, 예를 들어 실리콘질화막을 증착한 다음 이방성식각을 통해 상기 게이트전극의 측벽에 스페이서(10)를 형성한다. 상기 스페이서(10)는 후속되는 콘택홀 형성공정을 자기정합(self-align)적으로 형성하기 위한 것이다.
다음에, 스페이서(10)가 형성된 상기 반도체기판의 전면에 평탄화가 용이한 절연물질, 예를 들어 보론-인을 함유한 산화막(Boron Phosphorus Silicate Glass; 이하 "BPSG"라 칭함)을 증착한 다음 소정의 온도에서 열처리하여 층간절연막(12)을 형성한다. 다음에, 상기 층간절연막에 대해 CMP를 실시하여 상기 층간절연막(12)을 평탄화한다. 점선으로 표시된 부분은 평탄화 되기 전의 층간절연막을 나타낸다.
도 2를 참조하면, 평탄화된 상기 층간절연막(12) 상에 포토레지스트를 도포한 후 노광 및 현상을 실시하여 포토레지스트 패턴을 형성한 후, 이 포토레지스트 패턴을 마스크로 사용하여 상기 층간절연막(12)을 패터닝함으로써, 반도체기판의 소오스 또는 드레인영역(도시되지 않음)을 노출시키는 콘택홀(14)을 형성한다.
도 3을 참조하면, 콘택홀이 형성된 결과물 상에 도전물질, 예를 들어 불순물이 도우프된 폴리실리콘을 증착한 후 주변회로 영역의 폴리실리콘을 제거한다. 다음, 셀 어레이 영역에 증착된 상기 폴리실리콘막에 대해 CMP를 실시함으로써 표면이 평탄화된 도전성 패드(16)를 형성한다. 상기 폴리실리콘막에 대한 CMP 공정은 층간절연막(12)을 스토퍼(stopper)로 사용하여 이루어지며, 점선으로 표시된 부분은 평탄화되기 전의 폴리실리콘막을 나타낸다.
상기한 종래의 방법에 따르면, 두 번의 CMP 공정에 의해 셀 어레이 영역과 주변회로 영역 사이의 단차를 제거하여 광역평탄화를 이룰 수 있다. 그러나, 종래의 CMP 공정을 이용한 반도체장치의 제조공정은, 층간절연막 증착 및 플로우(flow) → 층간절연막에 대한 1차 CMP → 콘택형성 → 폴리실리콘막 증착 → 패드 폴리실리콘막에 대한 2차 CMP로 이루어져 두 차례의 CMP 공정이 필요하다. 따라서, 공정이 복잡하고, CMP 공정이 많기 때문에 마이크로 스크래치(micro scratch)가 발생하기 쉽고, 이러한 마이크로 스크래치에 의해 브리지(bridge)가 발생하는 등 여러 가지 결함(defect) 요인을 지니고 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 한 번의 CMP 공정으로 셀 어레이 영역과 주변회로 영역 사이에 광역평탄화를 이룰 수 있는 반도체장치의 제조방법을 제공하는 것이다.
도 1 내지 도 3은 종래의 셀 어레이 영역과 주변회로 영역을 평탄화하기 위한 방법을 설명하기 위한 단면도들이다.
도 4 내지 도 7은 본 발명에 의한 광역평탄화된 반도체장치의 제조방법을 설명하기 위한 단면도들이다.
* 도면의 주요 부분에 대한 부호의 설명 *
42....반도체기판 44....소자분리막
46,48..게이트전극 50....스페이서
52....층간절연막 54....스토퍼층(stopping layer)
58....패드
상기 과제를 이루기 위하여 본 발명에 의한 광역평탄화된 반도체장치의 제조방법은, 셀 어레이 영역과 주변회로 영역 사이에 광역단차(global step difference)가 형성되어 있는 반도체기판의 전면에 층간절연막을 형성하는 단계와, 상기 층간절연막 상에 스토퍼(stopper)로 작용하는 제1 물질층을 형성하는 단계와, 상기 제1 물질층 및 층간절연막을 패터닝하여, 상기 셀 어레이 영역의 반도체기판을 부분적으로 노출시키는 콘택홀을 형성하는 단계와, 콘택홀이 형성된 상기 반도체기판의 전면에 도전막을 형성하는 단계, 상기 도전막을 형성하는 단계 후에 상기 도전막을 상기 주변회로 영역에 형성된 도전막 부분이 제거될 때까지 에치-백하는 단계, 및 도전막이 형성된 상기 반도체기판에 대해 화학-물리적 폴리슁(CMP)을 실시하여 상기 셀 어레이 영역과 주변회로 영역 사이에 광역평탄화를 이루는 단계를 구비하는 것을 특징으로 한다.
상기 층간절연막을 형성하는 단계는, 셀 어레이 영역과 주변회로 영역 사이에 광역단차(global step difference)가 형성되어 있는 반도체기판의 전면에 흐름성이 있는 절연막, 예를 들어 보론-인을 함유한 산화막(Boron Phosphorus Silicate Glass; BPSG)을 증착하는 단계와, 상기 절연막을 소정의 온도에서 열처리하여 플로우(flow)시키는 단계로 이루어진다.
상기 제1 물질층은 실리콘질화막 또는 실리콘산화질화막으로 형성하며, 50 ∼ 2,000Å의 두께로 형성하는 것이 바람직하다. 그리고, 상기 도전막은 폴리실리콘막으로 형성하는 것이 바람직하다.
그리고, 상기 화학적 물리적 폴리슁(CMP) 공정은 상기 층간절연막 : 도전막 : 제1 물질층의 식각 선택비가 100∼200 : 100∼200 : 5∼50인 조건으로 진행하는데, 주변회로 영역의 제1 물질층을 스토퍼(stopper)로 사용하여 실시하거나, 상기 주변회로 영역의 제1 물질층이 제거될 때까지 진행할 수도 있다.
또한, 상기 층간절연막을 형성하는 단계 전에, 반도체기판 상에 게이트절연막 및 게이트전극을 차례로 형성하는 단계와, 상기 게이트전극을 마스크로 사용하여 상기 반도체기판에 소오스/드레인을 형성하는 단계, 및 상기 게이트전극의 측벽에 스페이서를 형성하는 단계를 더 구비할 수도 있다. 이 때, 상기 게이트전극은 폴리실리콘과 실리사이드를 적층하여 형성하고, 상기 스페이서는 실리콘질화막으로 형성하는 것이 바람직하다.
본 발명에 따르면, 층간절연막 상에 CMP를 억제할 수 있는 물질을 이용하여 스토퍼층을 형성함으로써, 한번의 CMP 공정으로 셀 어레이 영역과 주변회로 영역 사이에 광역평탄화를 이룰 수 있다.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다.
다음에 설명되는 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 본 발명의 실시예를 설명하는 도면에 있어서, 어떤 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되어진 것으로, 도면상의 동일한 부호는 동일한 요소를 지칭한다. 또한, 어떤 층이 다른 층 또는 기판의 "상부"에 있다고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고, 그 사이에 제3의 층이 개재되어질 수도 있다.
도 4 내지 도 7은 본 발명에 의한 광역평탄화된 반도체장치의 제조방법을 설명하기 위한 단면도들이다.
도 4를 참조하면, 셀 어레이 영역 및 주변회로 영역을 포함하는 반도체기판(42)에 활성영역과 비활성영역을 구분하기 위한 소자분리막(44)을 통상의 소자분리 공정을 이용하여 형성한 다음, 게이트절연막(도시되지 않음), 게이트전극(46+48) 및 소오스/드레인(도시되지 않음)으로 이루어진 트랜지스터를 형성한다. 상기 게이트전극은 불순물이 도우프된 폴리실리콘(46)으로 형성하거나, 소자의 동작속도를 증가시키기 위하여 폴리실리콘막(46) 위에 저저항의 도전물질, 예를 들어 텅스텐 실리사이드(WSi)(48)를 적층하여 형성할 수도 있다.
이어서, 트랜지스터가 형성된 상기 반도체기판 상에 절연물질, 예를 들어 실리콘질화막을 증착한 다음 이방성식각을 통해 상기 게이트전극의 측벽에 스페이서(50)를 형성한다. 상기 스페이서(50)는 후속되는 콘택홀 형성공정을 자기정합(self-align)적으로 형성하기 위한 것이다.
다음에, 스페이서(50)가 형성된 상기 반도체기판의 전면에 평탄화가 용이한 절연물질, 예를 들어 BPSG막을 증착한 다음, 소정의 온도에서 열처리하여 층간절연막(52)을 형성한다. 종래에는 층간절연막에 대한 1차 CMP를 고려하여 상기 층간절연막(52)을 두껍게 형성하였지만, 본 발명에서는 주변회로 영역의 게이트전극이 드러나지 않을 정도의 두께로만 형성할 수 있다.
다음에, 상기 층간절연막(52)의 전면에, 상기 층간절연막 및 폴리실리콘막을 식각 대상물로 하는 CMP 공정에서 스토퍼(stopper) 역할을 할 수 있는 물질, 예를 들어 실리콘질화막(SiN) 또는 실리콘산화질화막(SiON)을 소정 두께 증착하여 스토퍼층(stopping layer)(54)을 형성한다.
상기 실리콘질화막(SiN)은 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition; LPCVD) 방법으로, 그리고 실리콘산화질화막(SiON)은 플라즈마 화학 기상 증착(Plasma Enhanced CVD; PECVD) 또는 LPCVD 방법으로 증착할 수 있으며, 각각 50 ∼ 2,000Å 정도의 두께로 형성하는 것이 바람직하다.
상기 스토퍼층(54)은 후속되는 자기정합 콘택(Self Aligned Contact; SAC) 형성공정에서 사진공정의 마진(margin)을 증가시키고, 후속되는 CMP 공정에서 주변회로 영역에 대한 선택적 스토퍼(stopper) 역할을 한다.
도 5를 참조하면, 상기 스토퍼층(54) 상에 포토레지스트를 도포한 후 노광 및 현상을 실시하여 포토레지스트 패턴을 형성한 후, 이 포토레지스트 패턴을 마스크로 사용하여 스토퍼층(54)과 층간절연막(52)을 차례로 패터닝함으로써, 반도체기판의 소오스 또는 드레인영역(도시되지 않음)을 노출시키는 콘택홀(56)을 형성한다. 이 SAC 공정에 의해 셀 어레이 영역에는 스토퍼층(54)이 국부적으로 남게 되고, 주변회로 영역에는 전체적으로 남게 된다.
도 6을 참조하면, 콘택홀이 형성된 결과물의 전면에 패드를 형성하기 위한 도전물질, 예를 들어 불순물이 도우프된 폴리실리콘막(58)을 상기 콘택홀을 채울 수 있을 정도의 두께로 증착한다. 다음에, 상기 폴리실리콘막에 대해 에치백을 실시하여 일정 깊이 리세스(recess)시킨다. 이 때, 상기 폴리실리콘막(58)에 대한 에치백 공정은 주변회로 영역의 폴리실리콘막이 완전히 제거되어 스토퍼층(54)의 표면이 노출될 때까지 실시하며, 셀 어레이 영역에서는 형성하고자 하는 패드의 두께보다 폴리실리콘막이 두껍게 남는다. 도면에서 점선으로 표시된 부분은 에치백 되기 전의 폴리실리콘막을 나타낸다.
도 7을 참조하면, 셀 어레이 영역과 주변회로 영역 사이에 광역단차가 존재하는 상태에서, 결과물에 대해 CMP 공정을 실시한다. 이 때, 상기 CMP 공정은 층간절연막(52)과 폴리실리콘막(58) 사이의 선택비는 거의 없고, 이들과 스토퍼층(54) 사이의 선택비는 크게 하는 조건, 바람직하게는 상기 층간절연막(52) : 폴리실리콘막(58) : 스토퍼층(54)에 대한 선택비가 100∼200 : 100∼200 : 5∼50의 범위가 되도록 하는 조건으로 CMP 공정을 진행한다.
이러한 조건으로 CMP를 실시하면, 단차가 높은 셀 어레이 영역은 식각율이 낮은 스토퍼층(54)이 상대적으로 좁은 영역에만 형성되어 있기 때문에 CMP가 어느 정도 진행되면 스토퍼층이 제거되고, 그 후 CMP가 더욱 빠르게 진행된다. CMP가 어느 정도 진행되면 주변회로 영역의 스토퍼층을 만나게 되는데, 주변회로 영역에는 스토퍼층이 넓은 영역에 걸쳐 형성되어 있기 때문에 스토퍼층의 표면이 드러나면 CMP가 종료되면서 전체적으로 광역평탄화가 이루어지게 된다.
상기 CMP 공정을 계속 진행시켜 주변회로 영역의 스토퍼층을 완전히 제거할 수도 있다.
상술한 본 발명에 의한 광역평탄화된 반도체장치의 제조방법에 따르면, 셀 어레이 영역과 주변회로 영역 사이에 광역 단차가 존재하고 CMP를 이용하여 이 단차를 제거하여 광역평탄화를 이루고자 할 때, 층간절연막 상에 CMP를 억제할 수 있는 스토퍼층을 형성한다. 이 스토퍼층을 형성한 상태에서 SAC 공정을 진행하고, 패드용 도전층을 형성한 후, 층간절연막과 도전층의 선택비는 거의 없고 이들과 스토퍼층 사이의 선택비는 크게 하는 조건으로 CMP를 실시한다. 이렇게 하면, 스토퍼층이 주변회로 영역에 대한 CMP 진행율을 떨어뜨려 한 번의 CMP만으로 셀 어레이 영역과 주변회로 영역 사이에 광역평탄화를 이룰 수 있다. 따라서, 종래에 두 번의 CMP 공정을 한 번으로 구현할 수 있으므로 공정을 단순화하고 생산성을 향상시킬 수 있으며, CMP시 발생하는 마이크로 스크래치에 의한 여러 가지 결함의 발생을 줄일 수 있다.

Claims (11)

  1. 셀 어레이 영역과 주변회로 영역 사이에 광역단차(global step difference)가 형성되어 있는 반도체기판의 전면에 층간절연막을 형성하는 단계;
    상기 층간절연막 상에 스토퍼(stopper)로 작용하는 제1 물질층을 형성하는 단계;
    상기 제1 물질층 및 층간절연막을 패터닝하여, 상기 셀 어레이 영역의 반도체기판을 부분적으로 노출시키는 콘택홀을 형성하는 단계;
    콘택홀이 형성된 상기 반도체기판의 전면에 도전막을 형성하는 단계;
    상기 도전막의 상기 주변회로 영역에 형성된 부분이 제거될 때까지 상기 도전막을 에치 백하는 단계; 및
    상기 도전막이 에치 백된 상기 반도체기판에 대해 화학-물리적 폴리슁(CMP)을 실시하여 상기 셀 어레이 영역과 주변회로 영역 사이에 광역평탄화를 이루는 단계를 구비하는 것을 특징으로 하는 광역평탄화된 반도체장치의 제조방법.
  2. 제1항에 있어서, 상기 층간절연막을 형성하는 단계는,
    셀 어레이 영역과 주변회로 영역 사이에 광역단차(global step difference)가 형성되어 있는 반도체기판의 전면에 흐름성이 있는 절연막을 증착하는 단계와,
    상기 절연막을 소정의 온도에서 열처리하여 플로우(flow)시키는 단계로 이루어지는 것을 특징으로 하는 광역평탄화된 반도체장치의 제조방법.
  3. 제2항에 있어서, 상기 층간절연막은,
    보론-인을 함유한 산화막(Boron Phosphorus Silicate Glass; BPSG)으로 형성하는 것을 특징으로 하는 광역평탄화된 반도체장치의 제조방법.
  4. 제1항에 있어서, 상기 제1 물질층은,
    실리콘질화막 또는 실리콘산화질화막으로 형성하는 것을 특징으로 하는 광역평탄화된 반도체장치의 제조방법.
  5. 제4항에 있어서, 상기 제1 물질층은,
    50 ∼ 2,000Å의 두께로 형성하는 것을 특징으로 하는 광역평탄화된 반도체장치의 제조방법.
  6. 제1항에 있어서, 상기 도전막은,
    폴리실리콘막으로 형성하는 것을 특징으로 하는 광역평탄화된 반도체장치의 제조방법.
  7. 제1항에 있어서, 상기 화학적 물리적 폴리슁(CMP) 공정은,
    상기 층간절연막 : 도전막 : 제1 물질층의 식각 선택비가 100∼200 : 100∼200 : 5∼50인 조건으로 진행하는 것을 특징으로 하는 광역평탄화된 반도체장치의 제조방법.
  8. 제1항에 있어서, 상기 화학적 물리적 폴리슁(CMP) 공정은,
    주변회로 영역의 제1 물질층을 스토퍼(stopper)로 사용하여 실시하는 것을 특징으로 하는 광역평탄화된 반도체장치의 제조방법.
  9. 제1항에 있어서, 상기 화학적 물리적 폴리슁(CMP) 공정은,
    상기 주변회로 영역의 제1 물질층이 제거될 때까지 진행하는 것을 특징으로 하는 광역평탄화된 반도체장치의 제조방법.
  10. 제1항에 있어서, 상기 층간절연막을 형성하는 단계 전에,
    반도체기판 상에 게이트절연막 및 게이트전극을 차례로 형성하는 단계와,
    상기 게이트전극을 마스크로 사용하여 상기 반도체기판에 소오스/드레인을 형성하는 단계, 및
    상기 게이트전극의 측벽에 스페이서를 형성하는 단계를 더 구비하는 것을 특징으로 하는 광역평탄화된 반도체장치의 제조방법.
  11. 제10항에 있어서, 상기 게이트전극은 폴리실리콘과 실리사이드를 적층하여 형성하고,
    상기 스페이서는 실리콘질화막으로 형성하는 것을 특징으로 하는 광역평탄화된 반도체장치의 제조방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100519515B1 (ko) * 1999-07-02 2005-10-07 주식회사 하이닉스반도체 반도체장치의 비트라인 형성 방법
KR100336793B1 (ko) * 2000-07-20 2002-05-16 박종섭 반도체소자의 제조방법
KR100390039B1 (ko) * 2000-09-04 2003-07-04 주식회사 하이닉스반도체 자기정렬 콘택 제조방법
KR100382541B1 (ko) * 2000-09-21 2003-05-01 주식회사 하이닉스반도체 반도체 소자의 플러그 형성 방법
US6465364B2 (en) * 2001-01-19 2002-10-15 United Microelectronics Corp. Method for fabrication of a contact plug in an embedded memory
US6627551B2 (en) * 2001-06-06 2003-09-30 United Microelectronics Corp. Method for avoiding microscratch in interlevel dielectric layer chemical mechanical polishing process
KR100843869B1 (ko) * 2002-06-29 2008-07-03 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100906641B1 (ko) * 2002-12-27 2009-07-07 주식회사 하이닉스반도체 랜딩플러그를 구비하는 반도체 소자의 제조 방법
JP2004221234A (ja) * 2003-01-14 2004-08-05 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
KR100596834B1 (ko) 2003-12-24 2006-07-04 주식회사 하이닉스반도체 반도체소자의 폴리실리콘 플러그 형성방법
KR20080061022A (ko) * 2006-12-27 2008-07-02 동부일렉트로닉스 주식회사 플래시 메모리 소자의 제조 방법
KR101603508B1 (ko) * 2014-02-11 2016-03-15 연세대학교 산학협력단 Ge 및/또는 III-V족 화합물 반도체를 이용한 반도체 소자 및 그 제조방법
KR102524612B1 (ko) 2017-09-19 2023-04-24 삼성전자주식회사 정보 저장 소자 및 그 제조방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3623834B2 (ja) * 1995-01-31 2005-02-23 富士通株式会社 半導体記憶装置及びその製造方法
US5943581A (en) * 1997-11-05 1999-08-24 Vanguard International Semiconductor Corporation Method of fabricating a buried reservoir capacitor structure for high-density dynamic random access memory (DRAM) circuits
US6010933A (en) * 1998-07-17 2000-01-04 Vanguard International Semiconductor Method for making a planarized capacitor-over-bit-line structure for dynamic random access memory (DRAM) devices

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