JP2004221234A - 半導体装置及びその製造方法 - Google Patents
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 626
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 129
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 190
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 190
- 238000000034 method Methods 0.000 claims abstract description 88
- 239000000758 substrate Substances 0.000 claims abstract description 83
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 62
- 229910052710 silicon Inorganic materials 0.000 claims description 61
- 239000010703 silicon Substances 0.000 claims description 61
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 52
- 239000012535 impurity Substances 0.000 claims description 46
- 238000005530 etching Methods 0.000 claims description 35
- 239000003990 capacitor Substances 0.000 claims description 30
- 238000000059 patterning Methods 0.000 claims description 24
- 229910021332 silicide Inorganic materials 0.000 claims description 23
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 23
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 17
- 238000007599 discharging Methods 0.000 claims description 17
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 17
- 238000010438 heat treatment Methods 0.000 claims description 16
- 238000000151 deposition Methods 0.000 claims description 15
- 229910052751 metal Inorganic materials 0.000 claims description 15
- 239000002184 metal Substances 0.000 claims description 15
- 239000003870 refractory metal Substances 0.000 claims description 13
- 230000015572 biosynthetic process Effects 0.000 claims description 10
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 9
- -1 fluorine ions Chemical class 0.000 claims description 9
- 238000002844 melting Methods 0.000 claims description 7
- 238000001039 wet etching Methods 0.000 claims description 7
- 239000011737 fluorine Substances 0.000 claims description 5
- 229910052731 fluorine Inorganic materials 0.000 claims description 5
- 230000008018 melting Effects 0.000 claims description 5
- 239000000126 substance Substances 0.000 claims description 5
- 230000002093 peripheral effect Effects 0.000 claims description 4
- 239000004973 liquid crystal related substance Substances 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 184
- 229920005591 polysilicon Polymers 0.000 abstract description 184
- 230000008034 disappearance Effects 0.000 abstract description 34
- 239000002019 doping agent Substances 0.000 abstract description 2
- 229910017052 cobalt Inorganic materials 0.000 description 19
- 239000010941 cobalt Substances 0.000 description 19
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 19
- 150000002500 ions Chemical class 0.000 description 18
- 238000001312 dry etching Methods 0.000 description 16
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 15
- 229910052796 boron Inorganic materials 0.000 description 15
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 11
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 9
- 229910052698 phosphorus Inorganic materials 0.000 description 9
- 239000011574 phosphorus Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 5
- 229910052760 oxygen Inorganic materials 0.000 description 5
- 239000001301 oxygen Substances 0.000 description 5
- 238000000926 separation method Methods 0.000 description 5
- 238000012546 transfer Methods 0.000 description 5
- 238000002048 anodisation reaction Methods 0.000 description 3
- 238000001878 scanning electron micrograph Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 239000002131 composite material Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 229910000510 noble metal Inorganic materials 0.000 description 1
- 229910021426 porous silicon Inorganic materials 0.000 description 1
Images
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
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- Microelectronics & Electronic Packaging (AREA)
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- Insulated Gate Type Field-Effect Transistor (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
【課題】ポリシリコンが消失する現象を防止する半導体装置の製造方法を提供する
【解決手段】本発明に係る半導体装置の製造方法は、半導体基板１０１の上に第１のシリコン酸化膜１０２を形成する工程と、第１のシリコン酸化膜１０２の一部分を除去する工程と、第１のシリコン酸化膜１０２の一部分が除去された領域に第１のシリコン酸化膜１０２よりもリーク電流密度が高い第２のシリコン酸化膜１０３を形成する工程と、第１のシリコン酸化膜１０２及び第２のシリコン酸化膜１０３の上面にポリシリコン膜１０４を形成する工程と、ポリシリコン膜１０４の一部に不純物をドーピングして島状に点在したｐ型の半導体領域１０４Ａを形成する工程と、ｐ型の半導体領域１０４Ａの上面に第３のシリコン酸化膜１０５を形成する工程とを備える。
【選択図】 図１
【解決手段】本発明に係る半導体装置の製造方法は、半導体基板１０１の上に第１のシリコン酸化膜１０２を形成する工程と、第１のシリコン酸化膜１０２の一部分を除去する工程と、第１のシリコン酸化膜１０２の一部分が除去された領域に第１のシリコン酸化膜１０２よりもリーク電流密度が高い第２のシリコン酸化膜１０３を形成する工程と、第１のシリコン酸化膜１０２及び第２のシリコン酸化膜１０３の上面にポリシリコン膜１０４を形成する工程と、ポリシリコン膜１０４の一部に不純物をドーピングして島状に点在したｐ型の半導体領域１０４Ａを形成する工程と、ｐ型の半導体領域１０４Ａの上面に第３のシリコン酸化膜１０５を形成する工程とを備える。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
従来の半導体装置の製造方法及び半導体装置について図１６（ａ）〜（ｄ）を参照しながら説明する。
【０００３】
図１６は従来の半導体装置の製造方法を工程順に示す図であり、図１６（ａ）〜（ｄ）は断面図である。
【０００４】
まず、図１６（ａ）に示すように、シリコン基板１１の上にシリコン酸化膜１２を形成し、該シリコン酸化膜１２の上にポリシリコン膜１３を堆積し、ボロンやリン等のドーパントを注入してポリシリコン膜１３にｐ型の半導体領域１３Ａ及びｎ型の半導体領域１３Ｂを形成する。続いて、該ポリシリコン膜１３の上にシリコン酸化膜１４を堆積し、その後パターニングによりポリシリコン抵抗体若しくは容量素子を形成をしたい個所にのみ該シリコン酸化膜１４を残す。次に、図１６（ｂ）に示すように、メタル膜として例えばＴｉＮ膜１５、Ｗ膜１６を順に堆積した後、減圧下でＳｉＮ膜１７を堆積する。次に、図１６（ｃ）に示すように、ポリシリコン抵抗体の両端となる個所、ゲート電極を形成する個所、及び容量素子となる個所にパターニングにより該レジスト１８を残した後、ハードマスクとしてのＳｉＮ膜１７をドライエッチングにより除去してパターニングを行う。次に、図１６（ｄ）に示すように、レジスト１８を除去した後、ドライエッチングを行うことにより、パターニング後にＳｉＮ膜１７が残されており且つシリコン酸化膜１４が残されていない個所には通常のポリメタルゲート構造のゲート電極が形成され（図１６（ｄ）右側参照）、パターニング後にＳｉＮ膜１７が残されておらずシリコン酸化膜１４が残されている個所には、該シリコン酸化膜１４がハードマスクとなってシリコン酸化膜１４の下にポリシリコン膜１３を有する構造のポリシリコン抵抗体が形成され（図１６（ｄ）中央参照）、またこれらと共に容量素子が形成される（図１６（ｄ）左側参照）。なお、ポリシリコン抵抗体の両端はポリメタルゲート構造を有しているが、この個所には後ほど配線を接続する（図示せず）。また、容量素子についてはメタル膜に配線を接続することによりシリコン酸化膜１４を容量絶縁膜として使用する。
【０００５】
このようにして、ポリシリコン抵抗体、容量素子、及びゲート電極は製造される（以上、例えば特許文献１）。
【０００６】
【特許文献１】
特開平０９―８２８９６号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、上記ポリシリコン抵抗体、容量素子、及びゲート電極の製造について、我々は更に検討を進めた結果、以下の場合に課題が発生することを見出した。
【０００８】
図１７は従来のポリシリコン抵抗体、容量素子、及びゲート電極の製造において発生する課題を説明するための図であり、（ａ）及び（ｂ）は断面図であり、（ｃ）はＳＥＭ画像及びＦＩＢ画像を示す図である。
【０００９】
図１７（ａ）に示すように、まず、シリコン基板２１の上にシリコン酸化膜２２を形成し、該シリコン酸化膜２２の上にポリシリコン膜２３を堆積し、レジストパターンをマスクにエッチングを行った後ボロンイオンを注入して島状のｐ型の半導体領域２３Ａをポリシリコン膜２３に形成する。続いて、該ポリシリコン膜２３の上にシリコン酸化膜２４を堆積し７５０度の熱処理を加える。ここで、ｐ型の半導体領域２３Ａは、その下にシリコン酸化膜２２があり、その上にシリコン酸化膜２４があり、その両サイドにノンドープ型の半導体領域２３Ｂがあり、該ノンドープ型の半導体領域２３Ｂとなるノンドープ型のシリコン膜は実質的に絶縁膜と見なせることを考慮に入れると、すなわちｐ型の半導体領域２３Ａはその上下左右を絶縁膜により完全に取り囲まれている。この場合に、ｐ型の半導体領域２３Ａの上のシリコン酸化膜２４に対して、レジスト２５をパターニングした後にそのレジストパターンをマスクにエッチングする時に、図１７（ｂ）に示すように、我々はｐ型の半導体領域２３Ａの中のポリシリコンが消失してホール２６が形成されていることを発見したのである。また、このポリシリコンの消失は、シリコン酸化膜２４として常圧下で形成されたノンドープのシリコン酸化膜を用いた場合に顕著に現れた。
【００１０】
図１７（ｃ）に示すように、ポリシリコンの消失により形成されたホール２６についてのＳＥＭ画像の観察結果及びＦＩＢ画像の観察結果によると、大きさ数ミクロンにわたってポリシリコンが消失しており、ｐ型の半導体領域２３Ａの中又はｐ型の半導体領域２３Ａとノンドープ型の半導体領域２３Ｂとの境界にポリシリコンの消失が現れていた。またポリシリコンの消失が形成される密度はおよそ２０（ｃｍ−２）程度であった。このようにポリシリコンが消失することにより、ゲートがオープンする不良、更にはポリシリコンが消失した個所にメタルが落ち込むことにより発生するゲートショート不良の原因を招き、またゲート酸化膜が薄くなるため絶縁性が低下することで信頼性が低下し、更にはゲート電極とシリコン基板２１とのショート不良を引き起こす。
【００１１】
本発明は、前述のポリシリコンが消失する現象を防止する半導体装置及びその製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
我々は、前述の課題を解決するために、ポリシリコンの消失の発生条件を調査した。
【００１３】
シリコン基板の上に膜厚７ｎｍの酸化膜を介してポリシリコン膜を堆積し、レジストパターンをマスクにボロンイオンを注入して島状のｐ型のポリシリコン領域を形成し、続いてシリコン酸化膜を堆積し、その後７５０度の熱処理を加えた試料に対して、バッファードフッ酸を用いた処理を行った。このとき、試料全面にわたって面密度２０（ｃｍ−２）程度でポリシリコンが消失していた。しかしながら、ポリシリコン膜の下に堆積された酸化膜の膜厚が２．６ｎｍのときにはポリシリコンは全く消失してないことが判明した。
【００１４】
以上のことから、ポリシリコンの消失は、ポリシリコン膜の下に堆積された酸化膜の膜厚が非常に薄い場合には発生しないことが判明した。
【００１５】
そこで我々は、ポリシリコンが消失する一因として、ｐ型のポリシリコン領域の中に電荷が閉じ込められることが原因であると推測した。すなわち、ｐ型のポリシリコン領域が上下左右を厚い絶縁膜やノンドープ型のシリコン膜で囲まれている場合にウエーハが帯電すると、ｐ型のポリシリコン領域に電荷が閉じ込められてそれ以後その領域から放出されないため、閉じ込められたこれらの電荷が一因となってポリシリコンの消失が発生する。しかしながら、酸化膜が極めて薄いことによって電荷がトンネリングできる場合であれば、ｐ型のポリシリコン領域の中に仮に電荷が溜まったとしてもその薄い酸化膜を介してシリコン基板側に電荷は放出され、ｐ型のポリシリコン領域は帯電することがなくなり、ポリシリコンの消失は発生しないものと考えられる。なお、シリコン基板は、プラズマプロセスの様々なプロセス処理又はシリコン基板の移載時における摩擦等によって帯電するものと考えられる。
【００１６】
このようにポリシリコンが消失する一因として電荷が挙げられる理由は必ずしも明白ではないが、以下に示すように、シリコンの陽極化成、すなわち、ポーラスシリコンの形成又は電界研磨と同様のメカニズムでポリシリコンの消失が発生するものと考えられる。
【００１７】
シリコン基板を陽極側に配置し、Ｐｔ等の貴金属電極を陰極側に配置した後、これらをフッ酸中で通電するとシリコンがエッチングされる陽極化成という現象がある。このメカニズムとしては、シリコン原子同士の強い共有結合が電荷の存在によって弱められるため、フッ酸によってシリコンがエッチングされてしまうものと考えられている（ｒｅｆ．Ｒ． Ｌ． Ｓｍｉｔｈ ａｎｄ Ｓ． Ｄ． Ｃｏｌｌｉｎｓ， Ｊ． Ａｐｐｌ．Ｐｈｙｓ． ７１ （１９９２） Ｒ１）。前述したポリシリコンの消失の発生についてもこの現象と類似したメカニズムで発生しているものと考えられる。すなわち、ｐ型のポリシリコン領域が絶縁膜やノンドープ型のシリコン膜によって取り囲まれている場合、プロセス処理によって発生した電荷はｐ型のポリシリコン領域から出ていくことができずにその領域中に閉じ込められる。この状態で、バッファードフッ酸を用いてエッチングを行うと、初めはポリシリコン膜の上の絶縁膜がエッチングされていくが、ｐ型のポリシリコン領域のいずれかの部分が露出した瞬間に電荷はバッファードフッ酸側に放出され、この電荷の放出と共にポリシリコンがエッチングされてポリシリコンの消失が発生するものと考えられる。
【００１８】
また、前述のポリシリコンの消失は、ｐ型のポリシリコン領域に正味の帯電がない場合にも発生することが考えられる。これについては、ｐ型のポリシリコン領域からエッチャント側への電荷の放出に基づく陽極化成が根本の原因になるものと考えられる。すなわち、エッチャントとｐ型ポリシリコン領域との間にフェルミエネルギーのエネルギーレベルに差異があるため、両者が接触する瞬間に電荷の授受が生じて、電荷が放出されると共にポリシリコンの消失が生じるものと考えられる。
【００１９】
この場合のポリシリコンが消失する現象は、ｐ型のポリシリコン領域がノンドープ型のポリシリコン領域に取り囲まれている場合のみではなく、ｎ型のポリシリコン領域がノンドープ型のポリシリコン領域に取り囲まれている場合でも、またｐ型のポリシリコン領域がｎ型のポリシリコン領域に取り囲まれている場合でも、またｎ型のポリシリコン領域がｐ型のポリシリコン領域に取り囲まれている場合であっても発生した。
【００２０】
そこで、前述の知見に鑑み、上記の目的を達成するために、本発明に係る半導体装置の製造方法は、第１の絶縁膜の上面に導電型の半導体領域を形成する工程と、上記導電型の半導体領域を覆うように第２の絶縁膜を形成する工程とを備え、上記第１の絶縁膜及び上記第２の絶縁膜のうちの少なくとも一方は上記導電型の半導体領域内の電荷を上記第１の絶縁膜及び上記第２の絶縁膜の外部に放出するリークパスを有しているものである。
【００２１】
本発明に係る半導体装置の製造方法によると、第１の絶縁膜及び第２の絶縁膜のうちの少なくとも一方が導電型の半導体領域内の電荷を第１の絶縁膜及び第２の絶縁膜の外部に放出するリークパスの役割を担うため、後に第２の絶縁膜をエッチングする際に生じるポリシリコンが消失する現象を防止することができる。
【００２２】
本発明に係る半導体装置の製造方法は、第１の絶縁膜の上面に導電型の半導体領域を形成する工程と、上記第１の絶縁膜の上面に上記導電型の半導体領域の側面を覆うようにノンドープ型の半導体領域を形成する工程と、上記導電型の半導体領域の上面に第２の絶縁膜を形成する工程とを備え、上記第１の絶縁膜及び上記第２の絶縁膜のうちの少なくとも一方は上記導電型の半導体領域内の電荷を上記第１に絶縁膜及び上記第２の絶縁膜の外部に放出するリークパスを有しているものである。
【００２３】
本発明に係る半導体装置の製造方法によると、第１の絶縁膜及び第２の絶縁膜のうちの少なくとも一方が導電型の半導体領域内の電荷を第１の絶縁膜及び
第２の絶縁膜の外部に放出するリークパスの役割を担うため、後に第２の絶縁膜をエッチングする際に生じるポリシリコンが消失する現象を防止することができる。
【００２４】
本発明に係る半導体装置の製造方法において、上記導電型の半導体領域は、第１導電型の半導体領域及び第２導電型の半導体領域よりなることが好ましい。
【００２５】
本発明に係る半導体装置の製造方法において、上記導電型の半導体領域から上記第１の絶縁膜及び上記第２の絶縁膜の外部への平均したリーク電流密度の絶対値は、上記導電型の半導体領域と上記第１の絶縁膜及び上記第２の絶縁膜の外部との電位差の絶対値が１．５Ｖのときに少なくともどちらかの極性において１×１０−１０（Ａ／ｍｍ２ ）以上であることが好ましい。
【００２６】
このようにすると、ポリシリコンの消失現象を極めて効果的に防止することができる。
【００２７】
本発明に係る半導体装置の製造方法は、第１の絶縁膜の上面に第１導電型の半導体領域を形成する工程と、上記第１の絶縁膜の上面に、上記第１導電型の半導体領域の側面を覆うように第２導電型の半導体領域を形成する工程と、上記第１導電型の半導体領域の上面に第２の絶縁膜を形成する工程とを備え、上記第１の絶縁膜及び上記第２の絶縁膜のうちの少なくとも一方は上記第１導電型の半導体領域内の電荷を上記第１の絶縁膜及び上記第２の絶縁膜の外部に放出するリークパスを有しているものである。
【００２８】
本発明に係る半導体装置の製造方法によると、第１の絶縁膜及び第２の絶縁膜のうちの少なくとも一方が第１導電型の半導体領域内の電荷を第１の絶縁膜及び第２の絶縁膜の外部に放出するリークパスの役割を担うため、後に第２の絶縁膜をエッチングする際に生じるポリシリコンが消失する現象を防止することができる。
【００２９】
本発明に係る半導体装置の製造方法において、上記第１導電型の半導体領域から上記第１の絶縁膜及び上記第２の絶縁膜の外部への平均したリーク電流密度の絶対値は、上記第１導電型の半導体領域と上記第１の絶縁膜及び上記第２の絶縁膜の外部との電位差の絶対値がが１．５Ｖのときに少なくともどちらかの極性において１×１０−１０（Ａ／ｍｍ２ ）以上であることが好ましい。
【００３０】
このようにすると、ポリシリコンの消失現象を極めて効果的に防止することができる。
【００３１】
本発明に係る半導体装置の製造方法は、半導体基板の上に第１の絶縁膜を形成する工程と、上記第１の絶縁膜の一部分を除去する工程と、上記半導体基板の上における上記第１の絶縁膜の一部分が除去された領域に、上記第１の絶縁膜よりもリーク電流密度が高い第２の絶縁膜を形成する工程と、上記第１の絶縁膜及び上記第２の絶縁膜の上面にノンドープ型の半導体膜を形成する工程と、上記ノンドープ型の半導体膜の一部に不純物をドーピングして島状に点在した導電型の半導体領域を形成する工程と、上記導電型の半導体領域の上面に第３の絶縁膜を形成する工程とを備えるものである。
【００３２】
本発明に係る半導体装置の製造方法によると、第２の絶縁膜が導電型の半導体領域内の電荷を半導体基板側へ放出するリークパスの役割を担うため、後に第３の絶縁膜をエッチングする際に生じるポリシリコンが消失する現象を防止することができる。
【００３３】
本発明に係る半導体装置の製造方法において、上記第３の絶縁膜を形成する工程の後に、上記第３の絶縁膜に開口部を形成する工程と、上記導電型の半導体領域及び上記開口部を有する第３の絶縁膜の上に高融点金属膜を堆積する工程と、上記高融点金属膜の上に第４の絶縁膜を形成する工程と、上記第４の絶縁膜に対してレジストパターンをマスクにエッチングを行う工程とを備えることが好ましい。
【００３４】
このようにすると、ポリシリコンの消失現象を防いで、信頼性の高い半導体装置の製造方法を提供できる。
【００３５】
本発明に係る半導体装置の製造方法において、上記導電型の半導体領域から上記第１の絶縁膜及び上記第２の絶縁膜の外部への平均したリーク電流密度の絶対値は、上記導電型の半導体領域と上記第１の絶縁膜及び上記第２の絶縁膜の外部との電位差の絶対値が１．５Ｖのときに少なくともどちらかの極性において１×１０−１０（Ａ／ｍｍ２ ）以上であることが好ましい。
【００３６】
このようにすると、ポリシリコンの消失現象を極めて効果的に防止することができる。
【００３７】
本発明に係る半導体装置の製造方法において、上記導電型の半導体領域は、第１導電型の半導体領域及び第２導電型の半導体領域よりなることが好ましい。
【００３８】
本発明に係る半導体装置の製造方法において、上記第２の絶縁膜は、上記第１導電型の半導体領域及び第２導電型の半導体領域のそれぞれ下に形成されていることが好ましい。
【００３９】
このようにすると、第２の絶縁膜が第１導電型及び第２導電型の半導体領域内の電荷を半導体基板側へ放出するリークパスの役割を効果的に果たすことができる。
【００４０】
本発明に係る半導体装置の製造方法は、半導体基板の上に第１の絶縁膜を形成する工程と、上記第１の絶縁膜の上面にノンドープ型半導体膜を形成する工程と、上記ノンドープ型の半導体膜の一部に不純物をドーピングして島状に点在した導電型の半導体領域を形成する工程と、上記導電型の半導体領域の上面に上記第１の絶縁膜よりもリーク電流密度が高い第２の絶縁膜を形成する工程とを備えるものである。
【００４１】
本発明に係る半導体装置の製造方法によると、第２の絶縁膜が導電型の半導体領域内の電荷を第２の絶縁膜の外部へ放出するリークパスの役割を担うため、後に第２の絶縁膜をエッチングする際に生じるポリシリコンが消失する現象を防止することができる。
【００４２】
本発明に係る半導体装置の製造方法において、上記第２の絶縁膜を形成する工程の後に、上記第２の絶縁膜に開口部を形成する工程と、上記導電型の半導体領域及び上記開口部を有する第２の絶縁膜の上に高融点金属膜を堆積する工程と、上記高融点金属膜の上に第３の絶縁膜を形成する工程と、上記第３の絶縁膜に対してレジストパターンをマスクにエッチングを行う工程とを備えることが好ましい。
【００４３】
このようにすると、ポリシリコンの消失現象を防いで、信頼性の高い半導体装置の製造方法を提供できる。
【００４４】
本発明に係る半導体装置の製造方法において、上記導電型の半導体領域から上記第２の絶縁膜の外部への平均したリーク電流密度の絶対値は、上記導電型の半導体領域と上記第２の絶縁膜の外部との電位差の絶対値が１．５Ｖのときに少なくともどちらかの極性において１×１０−１０（Ａ／ｍｍ２ ）以上であることが好ましい。
【００４５】
このようにすると、ポリシリコンの消失現象を極めて効果的に防止することができる。
【００４６】
本発明に係る半導体装置の製造方法において、上記導電型の半導体領域は、第１導電型の半導体領域及び第２導電型の半導体領域よりなることが好ましい。
【００４７】
本発明に係る半導体装置の製造方法は、半導体基板の上に第１の絶縁膜を形成する工程と、上記第１の絶縁膜の一部分を除去する工程と、上記半導体基板の上における上記第１の絶縁膜の一部分が除去された領域に、上記第１の絶縁膜よりもリーク電流密度が高い第２の絶縁膜を形成する工程と、上記第１の絶縁膜及び上記第２の絶縁膜の上面にノンドープ型の半導体膜を形成する工程と、上記ノンドープ型の半導体膜の一部に不純物をドーピングして島状に点在した第１導電型の半導体領域を形成する工程と、上記ノンドープ型の半導体膜の一部に不純物をドーピングして上記第１導電型の半導体領域の周面を覆うように第２導電型の半導体領域を形成する工程と、上記第１導電型の半導体領域の上面に第３の絶縁膜を形成する工程とを備えるものである。
【００４８】
本発明に係る半導体装置の製造方法によると、第２の絶縁膜が第１導電型の半導体領域内の電荷を半導体基板側へ放出するリークパスの役割を担うため、後に第３の絶縁膜をエッチングする際に生じるポリシリコンが消失する現象を防止することができる。
【００４９】
本発明に係る半導体装置の製造方法において、上記第３の絶縁膜を形成する工程の後に、上記第３の絶縁膜に開口部を形成する工程と、上記第１導電型の半導体領域及び上記第２導電型の半導体領域及び上記開口部を有する第３の絶縁膜の上に高融点金属膜を堆積する工程と、上記高融点金属膜の上に第４の絶縁膜を形成する工程と、上記第４の絶縁膜に対してレジストパターンをマスクにエッチングを行う工程とを備えることが好ましい。
【００５０】
このようにすると、ポリシリコンの消失現象を防いで、信頼性の高い半導体装置の製造方法を提供できる。
【００５１】
本発明に係る半導体装置の製造方法において、上記第１導電型の半導体領域から上記第１の絶縁膜及び上記第２の絶縁膜の外部への平均したリーク電流密度の絶対値は、上記第１導電型の半導体領域と上記第１の絶縁膜及び上記第２の絶縁膜の外部との電位差の絶対値がが１．５Ｖのときに少なくともどちらかの極性において１×１０−１０（Ａ／ｍｍ２ ）以上であることが好ましい。
【００５２】
このようにすると、ポリシリコンの消失現象を極めて効果的に防止することができる。
【００５３】
本発明に係る半導体装置の製造方法は、半導体基板の上に第１の絶縁膜を形成する工程と、上記第１の絶縁膜の上面にノンドープ型の半導体膜を形成する工程と、上記ノンドープ型の半導体膜の一部に不純物をドーピングして島状に点在した第１導電型の半導体領域を形成する工程と、上記ノンドープ型の半導体膜の一部に不純物をドーピングして上記第１導電型の半導体領域の周面を覆うように第２導電型の半導体領域を形成する工程と、上記第１導電型の半導体領域の上面に第２の絶縁膜を形成する工程とを備えるものである。
【００５４】
本発明に係る半導体装置の製造方法によると、第２の絶縁膜が第１導電型の半導体領域内の電荷を第２の絶縁膜の外部へ放出するリークパスの役割を担うため、後に第２の絶縁膜をエッチングする際に生じるポリシリコンが消失する現象を防止することができる。
【００５５】
本発明に係る半導体装置の製造方法において、上記第２の絶縁膜を形成する工程の後に、上記第２の絶縁膜に開口部を形成する工程と、上記第１導電型の半導体領域、上記第２導電型の半導体領域及び上記開口部を有する第２の絶縁膜の上に高融点金属膜を堆積する工程と、上記高融点金属膜の上に第３の絶縁膜を形成する工程と、上記第３の絶縁膜に対してレジストパターンをマスクにエッチングを行う工程とを備えることが好ましい。
【００５６】
このようにすると、ポリシリコンの消失現象を防いで、信頼性の高い半導体装置の製造方法を提供できる。
【００５７】
本発明に係る半導体装置の製造方法において、上記第１導電型の半導体領域から上記第２の絶縁膜の外部への平均したリーク電流密度の絶対値は、上記第１導電型の半導体領域と上記第２の絶縁膜の外部との電位差の絶対値が１．５Ｖのときに少なくともどちらかの極性において１×１０−１０（Ａ／ｍｍ２ ）以上であることが好ましい。
【００５８】
このようにすると、ポリシリコンの消失現象を極めて効果的に防止することができる。
【００５９】
本発明に係る半導体装置の製造方法において、上記第２の絶縁膜は、ゲート電極の形成領域、又は抵抗体の形成領域又は容量素子の形成領域に形成されていることが好ましい。
【００６０】
このようにすると、ポリシリコンの消失現象を防いで、信頼性の高い半導体装置の製造方法を提供できる。
【００６１】
本発明に係る半導体装置の製造方法は、半導体基板の上に第１の絶縁膜を形成する工程と、上記第１の絶縁膜の一部分を除去する工程と、上記半導体基板の上における上記第１の絶縁膜の一部分が除去された領域に、上記第１の絶縁膜よりもリーク電流密度が高い第２の絶縁膜を形成する工程と、上記第１の絶縁膜及び上記第２の絶縁膜の上面にノンドープ型の半導体膜を形成する工程と、上記ノンドープ型の半導体膜に不純物をドーピングして導電型の半導体領域を形成する工程と、上記導電型の半導体領域をパターニングする工程と、上記第１の絶縁膜及び上記第２の絶縁膜の上面に、上記パターニングされた導電型の半導体領域を覆うように第３の絶縁膜を形成する工程とを備えるものである。
【００６２】
本発明に係る半導体装置の製造方法によると、第２の絶縁膜がパターニングされた導電型の半導体領域内の電荷を半導体基板側へ放出するリークパスの役割を担うため、後に第３の絶縁膜をエッチングする際に生じるポリシリコンが消失する現象を防止することができる。
【００６３】
本発明に係る半導体装置の製造方法において、上記第３の絶縁膜を形成する工程の後に、上記第３の絶縁膜に開口部を形成する工程と、上記導電型の半導体領域をシリサイド化する工程とを備えることが好ましい。
【００６４】
このようにすると、シリサイド化の前に行うエッチングで生じるポリシリコンの消失現象を防いで、信頼性の高い半導体装置の製造方法を提供できる。
【００６５】
本発明に係る半導体装置の製造方法において、上記パターニングされた導電型の半導体領域から上記第１の絶縁膜及び上記第２の絶縁膜の外部への平均したリーク電流密度の絶対値は、上記パターニングされた導電型の半導体領域と上記第１の絶縁膜及び上記第２の絶縁膜の外部との電位差の絶対値が１．５Ｖのときに少なくともどちらかの極性において１×１０−１０（Ａ／ｍｍ２ ）以上であることが好ましい。
【００６６】
このようにすると、ポリシリコンの消失現象を極めて効果的に防止することができる。
【００６７】
本発明に係る半導体装置の製造方法は、半導体基板の上に第１の絶縁膜を形成する工程と、上記第１の絶縁膜の上面にノンドープ型の半導体膜を形成する工程と、上記ノンドープ型の半導体膜に不純物をドーピングして導電型の半導体領域を形成する工程と、上記導電型の半導体領域をパターニングする工程と、上記第１の絶縁膜の上面に、上記パターニングされた上記導電型の半導体領域を覆うように上記第１の絶縁膜よりもリーク電流密度が高い第２の絶縁膜を形成する工程とを備えるものである。
【００６８】
本発明に係る半導体装置の製造方法によると、第２の絶縁膜がパターニングされた導電型の半導体領域内の電荷を第２の絶縁膜の外部へ放出するリークパスの役割を担うため、後に第２の絶縁膜をエッチングする際に生じるポリシリコンが消失する現象を防止することができる。
【００６９】
本発明に係る半導体装置の製造方法において、上記第２の絶縁膜を形成する工程の後に、上記第２の絶縁膜に開口部を形成する工程と、上記導電型の半導体領域をシリサイド化する工程とを備えることが好ましい。
【００７０】
このようにすると、シリサイド化の前に行うエッチングで生じるポリシリコンの消失現象を防いで、信頼性の高い半導体装置の製造方法を提供できる。
【００７１】
本発明に係る半導体装置の製造方法において、上記パターニングされた導電型の半導体領域から上記第２の絶縁膜の外部への平均したリーク電流密度の絶対値は、上記パターニングされた上記導電型の半導体領域と上記第２の絶縁膜の外部との電位差の絶対値が１．５Ｖのときに少なくともどちらかの極性において１×１０−１０（Ａ／ｍｍ２ ）以上であることが好ましい。
【００７２】
このようにすると、ポリシリコンの消失現象を極めて効果的に防止することができる。
【００７３】
本発明に係る半導体装置の製造方法において、上記パターニングされた導電型の半導体領域は、第１導電型の半導体領域及び第２導電型の半導体領域よりなることが好ましい。
【００７４】
本発明に係る半導体装置の製造方法において、上記開口部を形成する工程は、上記第３の絶縁膜に対してレジストパターンをマスクにウェットエッチングを行って上記開口部を形成する工程であることが好ましい。
【００７５】
このようにすると、ウェットエッチングにおいて発生するポリシリコンの消失現象を効果的に防止することができる。
【００７６】
本発明に係る半導体装置の製造方法において、上記ウェットエッチングは、フッ素イオンを含む薬液を用いて行われることが好ましい。
【００７７】
このようにすると、フッ素イオンを含む薬液を用いたウェットエッチングにおいて発生するポリシリコンの消失現象を効果的に防止することができる。
【００７８】
本発明に係る半導体装置の製造方法において、上記フッ素イオンを含んだ薬液は、フッ酸又はバッファードフッ酸であることが好ましい。
【００７９】
このようにすると、フッ酸又はバッファードフッ酸を用いたウェットエッチングにおいて発生するポリシリコンの消失現象を効果的に防止することができる。
【００８０】
本発明に係る半導体装置の製造方法において、上記第２の絶縁膜は、互いに異なるリーク電流密度が異なる２種類以上の絶縁膜からなることが好ましい。
【００８１】
本発明に係る半導体装置の製造方法において、上記第１の絶縁膜と上記第２の絶縁膜とは、膜厚、膜質及び膜種のうちの少なくとも１つが互いに異なることが好ましい。
【００８２】
本発明に係る半導体装置の製造方法において、上記第３の絶縁膜は、シリコン酸化膜、シリコン窒化膜、常圧下で形成されたノンドープ型のシリコン酸化膜、減圧下で形成されたＴＥＯＳ膜又は熱酸化膜であることが好ましい。
【００８３】
本発明に係る半導体装置の製造方法において、上記第２の絶縁膜は、シリコン酸化膜、シリコン窒化膜、常圧下で形成されたノンドープ型のシリコン酸化膜、減圧下で形成されたＴＥＯＳ膜又は熱酸化膜であることが好ましい。
【００８４】
本発明に係る半導体装置の製造方法において、上記第２の絶縁膜は、熱処理条件を変えることによって、上記第１の絶縁膜よりもリーク電流密度が高くなるように形成されていることが好ましい。
【００８５】
本発明に係る半導体装置の製造方法において、上記第２の絶縁膜は、膜厚、膜質及び膜種のうちの少なくとも１つを変えることによって、上記第１の絶縁膜よりもリーク電流密度が高くなるように形成されていることが好ましい。
【００８６】
本発明に係る半導体装置の製造方法において、上記第２の絶縁膜は、上記導電型の半導体領域の下に形成されていることが好ましい。
【００８７】
また、上記課題を解決するために、本発明に係る半導体装置は、半導体基板の上に互いに接するように形成された第１の絶縁膜及び第２の絶縁膜と、上記第１の絶縁膜及び上記第２の絶縁膜の上面に形成された導電型の半導体膜と、上記導電型の半導体膜の上面における両側部を除く領域に形成された第３の絶縁膜と、上記導電型の半導体膜の上面における両側部に形成された導電膜とを備え、上記第２の絶縁膜は、上記第１の絶縁膜よりもリーク電流密度が高いものである。
【００８８】
本発明に係る半導体装置によると、第２の絶縁膜が導電型の半導体領域内の電荷を半導体基板側へ放出するリークパスの役割を担うため、後に第３の絶縁膜をエッチングする際に生じるポリシリコンが消失する現象を防止することができる。
【００８９】
本発明に係る半導体装置は、半導体基板の上に形成された第１の絶縁膜と、上記第１の絶縁膜の上面に形成された導電型の半導体膜と、上記導電型の半導体膜の上面における両側部を除く領域に形成された第２の絶縁膜と、上記導電型の半導体膜の上面における両側部に形成された導電膜とを備え、上記第２の絶縁膜は、上記第１の絶縁膜よりもリーク電流密度が高いものである。
【００９０】
本発明に係る半導体装置によると、第２の絶縁膜が導電型の半導体領域内の電荷を第２の絶縁膜の外部へ放出するリークパスの役割を担うため、後に第２の絶縁膜をエッチングする際に生じるポリシリコンが消失する現象を防止することができる。
【００９１】
本発明に係る半導体装置において、上記第２の絶縁膜は、シリコン酸化膜、シリコン窒化膜、常圧下で形成されたノンドープ型のシリコン酸化膜、減圧下で形成されたＴＥＯＳ膜又は熱酸化膜であることが好ましい。
【００９２】
本発明に係る半導体装置において、上記第２の絶縁膜は、熱処理条件を変えることによって、上記第１の絶縁膜よりもリーク電流密度が高くなるように形成されていることが好ましい。
【００９３】
本発明に係る半導体装置において、上記第２の絶縁膜は、膜厚、膜質及び膜種のうちの少なくとも１つを変えることによって、上記第１の絶縁膜よりもリーク電流密度が高くなるように形成されていることが好ましい。
【００９４】
本発明に係る半導体装置において、上記導電型の半導体領域から上記第２の絶縁膜の外部への平均したリーク電流密度の絶対値は、上記導電型の半導体領域と上記第２の絶縁膜の外部との電位差の絶対値が１．５Ｖのときに少なくともどちらかの極性において１×１０−１０（Ａ／ｍｍ２ ）以上であることが好ましい。
【００９５】
本発明に係る半導体装置において、上記導電膜は、金属シリサイド膜又は高融点金属膜であることが好ましい。
【００９６】
本発明に係る半導体装置は、半導体基板の上に互いに接するように形成された第１の絶縁膜及び第２の絶縁膜と、上記第１の絶縁膜及び上記第２の絶縁膜の上面に形成された導電型の半導体膜と、上記導電型の半導体膜の上面に形成された導電膜とを備え、上記第２の絶縁膜は、上記第１の絶縁膜よりもリーク電流密度が高いものである。
【００９７】
本発明に係る半導体装置によると、第２の絶縁膜が導電型の半導体領域内の電荷を半導体基板側へ放出するリークパスの役割を担うため、後に導電型の半導体領域の上に堆積された絶縁膜をエッチングする際に生じるポリシリコンが消失する現象を防止することができる。
【００９８】
本発明に係る半導体装置において、上記導電膜は、金属シリサイド膜又は高融点金属膜であることが好ましい。
【００９９】
本発明に係る半導体装置は、半導体基板の上に互いに接するように形成された第１の絶縁膜及び第２の絶縁膜と、上記第１の絶縁膜及び上記第２の絶縁膜の上面に形成された導電型の半導体膜と、上記導電型の半導体膜の上面に形成された第３の絶縁膜と、上記第３の絶縁膜の上面に形成された導電膜とを備え、上記第２の絶縁膜は、上記第１の絶縁膜よりもリーク電流密度が高いものである。
【０１００】
本発明に係る半導体装置によると、第２の絶縁膜が導電型の半導体領域内の電荷を半導体基板側へ放出するリークパスの役割を担うため、後に第３の絶縁膜をエッチングする際に生じるポリシリコンが消失する現象を防止することができる。
【０１０１】
本発明に係る半導体装置において、上記第２の絶縁膜は、互いに異なるリーク電流密度が異なる２種類以上の絶縁膜からなることが好ましい。
【０１０２】
本発明に係る半導体装置において、上記第１の絶縁膜と上記第２の絶縁膜とは、膜厚、膜質及び膜種のうちの少なくとも１つが互いに異なることが好ましい。
【０１０３】
本発明に係る半導体装置において、上記第３の絶縁膜は、シリコン酸化膜、シリコン窒化膜、常圧下で形成されたノンドープ型のシリコン酸化膜、減圧下で形成されたＴＥＯＳ膜又は熱酸化膜であることが好ましい。
【０１０４】
本発明に係る半導体装置において、上記第２の絶縁膜は、上記導電型の半導体領域の下に形成されていることが好ましい。
【０１０５】
本発明に係る半導体装置において、上記導電型の半導体領域から上記第１の絶縁膜及び上記第２の絶縁膜の外部への平均したリーク電流密度の絶対値は、上記導電型の半導体領域と上記第１の絶縁膜及び上記第２の絶縁膜の外部との電位差の絶対値が１．５Ｖのときに少なくともどちらかの極性において１×１０−１０（Ａ／ｍｍ２ ）以上であることが好ましい。
【０１０６】
本発明に係る半導体装置において、上記導電型の半導体膜は、シリコン膜であることが好ましい。
【０１０７】
本発明に係る半導体装置において、上記導電型の半導体領域は、第１導電型の半導体領域及び第２導電型の半導体領域よりなることが好ましい。
【０１０８】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について図１〜図４を参照しながら説明する。
【０１０９】
図１〜図３は本発明の第１の実施形態に係る半導体装置及びその製造方法を説明するための図であり、図１（ａ）、図２（ａ）及び（ｂ）は断面図であり、図１（ｂ）及び図３は平面図である。
【０１１０】
図１（ａ）に示すように、シリコン基板１０１の上にシリコン酸化膜を形成した後、該シリコン酸化膜に対してレジストパターンをマスクにフッ酸を用いてエッチングを行いシリコン酸化膜を部分的に除去する。続いて、レジストを除去した後に酸素を供給すると、シリコン酸化膜の残存領域には第１のシリコン酸化膜１０２が形成される一方、シリコン酸化膜が除去された領域には第２のシリコン酸化膜１０３が形成される。このとき、第２のシリコン酸化膜１０３の膜厚としては、電荷が容易にトンネリングすることが可能な膜厚に形成しておく。
【０１１１】
次に、第１のシリコン酸化膜１０２と第２のシリコン酸化膜１０３との上にポリシリコン膜１０４を堆積する。続いて、レジストパターンをマスクにボロン（Ｂ）イオンを注入してポリシリコン膜１０４の中にｐ型の半導体領域１０４Ａを形成する。このとき、図１（ｂ）に示すように、ｐ型の半導体領域１０４Ａはノンドープ型の半導体領域１０４Ｂに取り囲まれて島状に孤立して存在しており、また、孤立したｐ型の半導体領域１０４Ａの下には第２のシリコン酸化膜１０３が存在している。続いて、ポリシリコン膜１０４の上に、第３のシリコン酸化膜１０５を形成し、７５０度で熱処理を施した後、レジストパターンをマスクにバッファードフッ酸を用いたエッチングを行って抵抗体及び容量素子を形成したい個所以外の第３のシリコン酸化膜１０５を除去し、シリコン酸化膜１０５Ａを形成する。このとき、第２のシリコン酸化膜１０３はリークパスの役割を担い、ｐ型の半導体領域１０４内の電荷は第２のシリコン酸化膜１０３を介してシリコン基板１０１側へ放出されるため、エッチングを行う際のポリシリコンの消失現象の発生を防止することができる。
【０１１２】
この後、ポリメタルゲートを形成する場合は、ＴｉＮ膜１０６、Ｗ膜１０７及びＳｉＮ膜１０８を堆積後、パターニングを行って、ポリメタルゲート電極を形成すると共に、ポリシリコン抵抗体及び容量素子を形成する。すなわち、ＴｉＮ膜１０６、Ｗ膜１０７を順に堆積した後、ＳｉＮ膜１０８を減圧下で堆積する。次に、レジストをＳｉＮ膜１０８の上に堆積した後、ポリシリコン抵抗体の両端となる個所、ゲート電極を形成する個所、及び容量素子となる個所のレジストをパターニングにより残した後、ハードマスクとしてのＳｉＮ膜１０８をドライエッチングにより除去してパターニングを行う。次に、レジストを除去した後、ドライエッチングを行うことにより、ポリメタルゲート電極が形成されると共に、ポリシリコン抵抗体及び容量素子が形成される（図２参照）。また、電荷のリークパスとしての役割を担う第２のシリコン酸化膜１０３を形成する個所としては、島状に孤立したｐ型の半導体領域１０４Ａの下に形成し、図２（ａ）に示すように後にポリシリコン抵抗体となる位置に形成してもよいし、またゲート電極、又は容量素子となる位置に形成してもよい。また、図２（ｂ）に示すように、ゲートドライエッチングによりゲートがなくなる位置に形成してもよいし、ダミーのゲートとなる位置に形成してもよい。
【０１１３】
また、前述ではポリシリコン膜１０４の中にｐ型の半導体領域１０４Ａを形成したが、ｐ型の半導体領域１０４Ａの代わりにｎ型の半導体領域を形成してもよい。この場合は、ｎ型の半導体領域がノンドープ型の半導体領域に取り囲まれていることになるが、ｐ型の半導体領域１０４Ａを形成された場合と同様に、島状に孤立したｎ型の半導体領域の下に第２のシリコン酸化膜１０３が位置するように形成されることが必要である。
【０１１４】
また、一般にポリシリコン膜１０４に形成する導電型の半導体領域がノンドープ型の半導体領域に囲まれていれば、導電型の半導体領域を構成するシリコンの極性はｎ型の半導体領域又はｐ型の半導体領域のいずれか一方に限る必要はなく、図３に示すように、一領域以上のｎ型の半導体領域１０４Ｃと一領域以上のｐ型の半導体領域１０４Ａの複合体がノンドープ型の半導体領域１０４Ｂに囲まれている場合であってもよい。また、この場合は、ｐ型の半導体領域１０４Ａとｎ型の半導体領域１０４Ｃとのそれぞれの領域の下に第２のシリコン酸化膜１０３が形成されることが望ましい。
【０１１５】
次に、図４はｐ型の半導体領域１０４Ａからシリコン基板１０１へのリーク電流の平均電流密度とポリシリコンが消失する面密度との関係を示す図である。図４では、ｐ型の半導体領域１０４Ａの面積を一定として、第１のシリコン酸化膜１０２と第２のシリコン酸化膜１０３との面積比、及び第２のシリコン酸化膜１０３の膜厚を様々な値にして作製した素子を用いて評価している。
【０１１６】
図４に示すように、ポリシリコンが消失する面密度はリーク電流の平均電流密度の増加と共に減少し、平均電流密度が１×１０−１０（Ａ／ｍｍ２）以上になるとポリシリコンの消失は全く発生しなくなることがわかる。なお、シリコン基板１０１はｐ型とし、また測定電圧としてシリコン基板１０１側が電荷を蓄積する側となる方向に１．５Ｖの電圧を印加している。なお、ここでリーク電流の平均電流密度とは、個々の島状のｐ型半導体領域から流れる電流をこの半導体領域が占める面積で割ったものである。
【０１１７】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について図５を参照しながら説明する。
【０１１８】
図５（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置及びその製造方法を説明するための図であり、（ａ）は断面図、（ｂ）及び（ｃ）は平面図である。
【０１１９】
図５（ａ）に示すように、シリコン基板２０１の上に第１のシリコン酸化膜２０２を形成した後、該第１のシリコン酸化膜２０２の上にポリシリコン膜２０３を堆積する。続いて、レジストパターンをマスクにボロン（Ｂ）イオンを注入してポリシリコン膜２０３の中にｐ型の半導体領域２０３Ａを形成する。このとき、図５（ｂ）に示すように、ｐ型の半導体領域２０３Ａはノンドープ型の半導体領域２０３Ｂに取り囲まれて島状に孤立して存在している。続いて、ポリシリコン酸化膜２０３の上に、第２のシリコン酸化膜２０４を形成する。続いて、レジストパターンをマスクにバッファードフッ酸を用いたエッチングを行って抵抗体、及び容量素子を形成したい個所以外の第２のシリコン酸化膜２０４を除去し、シリコン酸化膜２０４Ａを形成する。このとき、第２のシリコン酸化膜２０４に対して熱処理を施さないため絶縁膜といえどもリーク電流密度が高いので、第２のシリコン酸化膜２０４はｐ型の半導体領域２０３Ａ内の電荷のリークパスの役割を担い、ｐ型の半導体領域２０３Ａ内の電荷は第２のシリコン酸化膜２０４を介して外部へ放出されるため、エッチングを行う際のポリシリコンの消失現象の発生を防止することができる。
【０１２０】
この後、ポリメタルゲートを形成する場合は、ＴｉＮ膜、Ｗ膜及びＳｉＮ膜を堆積後、パターニングを行って、ポリメタルゲート電極を形成すると共に、ポリシリコン抵抗体及び容量素子を形成する（図示せず）。すなわち、ＴｉＮ膜、Ｗ膜を順に堆積した後、減圧下でＳｉＮ膜を堆積する。次に、レジストをＳｉＮ膜の上に堆積した後、ポリシリコン抵抗体の両端となる個所、ゲート電極を形成する個所、及び容量素子となる個所のレジストをパターニングにより残した後、ハードマスクとしてのＳｉＮ膜をドライエッチングにより除去してパターニングを行う。次に、レジストを除去した後、ドライエッチングを行うことにより、ポリメタルゲート電極が形成されると共に、ポリシリコン抵抗体及び容量素子が形成される。
【０１２１】
また、前述ではポリシリコン膜２０３の中にｐ型の半導体領域２０３Ａを形成したが、ｐ型の半導体領域２０３Ａの代わりにｎ型の半導体領域を形成してもよい。この場合は、ｎ型の半導体領域がノンドープ型の半導体領域に取り囲まれていることになる。
【０１２２】
また、一般にポリシリコン膜２０３に形成する導電型の半導体領域がノンドープ型の半導体領域に囲まれていれば、導電型の半導体領域を構成するシリコンの極性はｎ型の半導体領域又はｐ型の半導体領域のいずれか一方に限る必要はなく、図５（ｃ）に示すように、一領域以上のｎ型の半導体領域２０３Ｃと一領域以上のｐ型の半導体領域２０４Ａの複合体がノンドープ型の半導体領域２０３Ｂに囲まれている場合であってもよい。
【０１２３】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置及びその製造方法について図６〜図８を参照しながら説明する。
【０１２４】
図６〜図８は本発明の第３の実施形態に係る半導体装置及びその製造方法を説明するための図であり、図６（ａ）、図７（ａ）及び（ｂ）は断面図であり、図６（ｂ）及び図８は平面図である。
【０１２５】
図６（ａ）に示すように、シリコン基板３０１の上にシリコン酸化膜を形成した後、該シリコン酸化膜に対してレジストパターンをマスクにフッ酸を用いてエッチングを行いシリコン酸化膜を部分的に除去する。続いて、レジストを除去した後に酸素を供給すると、シリコン酸化膜の残存領域には第１のシリコン酸化膜３０２が形成される一方、シリコン酸化膜が除去された領域には第２のシリコン酸化膜３０３が形成される。このとき、第２のシリコン酸化膜３０３の膜厚としては、電荷が容易にトンネリングすることが可能な膜厚に形成しておく。
【０１２６】
次に、第１のシリコン酸化膜３０２と第２のシリコン酸化膜３０３との上にポリシリコン膜３０４を堆積する。続いて、レジストパターンをマスクにボロン（Ｂ）イオンを注入してポリシリコン膜３０４の中にｐ型の半導体領域３０４Ａを形成する。続いて、再びレジストパターンをマスクにリン（Ｐ）イオンを注入してポリシリコン膜３０４の中にｎ型の半導体領域３０４Ｂを形成する。このとき、図６（ｂ）に示すように、ｐ型の半導体領域３０４Ａはｎ型の半導体領域３０４Ｂに取り囲まれて島状に孤立して存在しており、また、孤立したｐ型の半導体領域３０４Ａの下には第２のシリコン酸化膜３０３が存在している。続いて、ポリシリコン膜３０４の上に、第３のシリコン酸化膜３０５を形成し、７５０度で熱処理を施した後、レジストパターンをマスクにバッファードフッ酸を用いたエッチングを行って抵抗体及び容量素子を形成したい個所以外の第３のシリコン酸化膜３０５を除去し、シリコン酸化膜３０５Ａを形成する。このとき、第２のシリコン酸化膜３０３はリークパスの役割を担い、ｐ型の半導体領域３０４内の電荷は第２のシリコン酸化膜３０３を介してシリコン基板３０１側へ放出されるため、エッチングを行う際のポリシリコンの消失現象の発生を防止することができる。
【０１２７】
この後、ポリメタルゲートを形成する場合は、ＴｉＮ膜３０６、Ｗ膜３０７及びＳｉＮ膜３０８を堆積後、パターニングを行って、ポリメタルゲート電極を形成すると共に、ポリシリコン抵抗体及び容量素子を形成する。すなわち、ＴｉＮ膜３０６、Ｗ膜３０７を順に堆積した後、減圧下でＳｉＮ膜３０８を堆積する。次に、レジストをＳｉＮ膜１０８の上に堆積した後、ポリシリコン抵抗体の両端となる個所、ゲート電極を形成する個所、及び容量素子となる個所のレジストをパターニングにより残した後、ハードマスクとしてのＳｉＮ膜３０８をドライエッチングにより除去してパターニングを行う。次に、レジストを除去した後、ドライエッチングを行うことにより、ポリメタルゲート電極が形成されると共に、ポリシリコン抵抗体及び容量素子が形成される（図７参照）。
【０１２８】
また、電荷のリークパスとしての役割を担う第２のシリコン酸化膜３０３を形成する個所としては、島状に孤立したｐ型の半導体領域３０４Ａの下に形成し、図７（ａ）に示すように後にポリシリコン抵抗体となる位置に形成してもよいし、またゲート電極、又は容量素子となる位置に形成してもよい。また、図７（ｂ）に示すように、ゲートドライエッチングによりゲートがなくなる位置に形成してもよいし、ダミーのゲートとなる位置に形成してもよい。
【０１２９】
また、前述ではｎ型の半導体領域３０４Ｂの中にｐ型の半導体領域３０４Ａを形成したが、ｎ型の半導体領域３０４Ｂとｐ型の半導体領域３０４Ａとを入れ替えてもよい。この場合は、図８に示すように、ｎ型の半導体領域３０４Ｂがｐ型の半導体領域３０４Ａに取り囲まれていることになるが、島状に孤立したｎ型の半導体領域３０４Ｂの下に第２のシリコン酸化膜３０３が位置するように形成されることが必要である。
【０１３０】
（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体装置及びその製造方法について図９を参照しながら説明する。
【０１３１】
図９（ａ）〜（ｃ）は本発明の第４の実施形態に係る半導体装置及びその製造方法を説明するための図であり、（ａ）は断面図、（ｂ）及び（ｃ）は平面図である。
【０１３２】
図９（ａ）に示すように、シリコン基板４０１の上に第１のシリコン酸化膜４０２を形成した後、該第１のシリコン酸化膜４０２の上にポリシリコン膜４０３を堆積する。続いて、レジストパターンをマスクにボロン（Ｂ）イオンを注入してポリシリコン膜４０３の中にｐ型の半導体領域４０３Ａを形成する。更に、再びレジストパターンをマスクにリン（Ｐ）イオンを注入してポリシリコン膜４０３の中にｎ型の半導体領域４０３Ｂを形成する。このとき、図９（ｂ）に示すように、ｐ型の半導体領域４０３Ａはｎ型の半導体領域４０３Ｂに取り囲まれて島状に孤立して存在している。続いて、ポリシリコン膜４０３の上に、第２のシリコン酸化膜４０４を形成する。続いて、レジストパターンをマスクにバッファードフッ酸を用いたエッチングを行って抵抗体、及び容量素子を形成したい個所以外の第２のシリコン酸化膜４０４を除去し、シリコン酸化膜４０４Ａを形成する。このとき、第２のシリコン酸化膜４０４に対して熱処理を施さないため絶縁膜といえどもリーク電流密度が高いので、第２のシリコン酸化膜４０４はｐ型の半導体領域２０３Ａ内の電荷のリークパスの役割を担い、ｐ型の半導体領域４０３Ａ内の電荷は第２のシリコン酸化膜４０４を介して外部へ放出されるため、エッチングを行う際のポリシリコンの消失現象の発生を防止することができる。
【０１３３】
この後、ポリメタルゲートを形成する場合は、ＴｉＮ膜、Ｗ膜及び形成されたＳｉＮ膜を堆積後、パターニングを行って、ポリメタルゲート電極を形成すると共に、ポリシリコン抵抗体及び容量素子を形成する（図示せず）。すなわち、ＴｉＮ膜、Ｗ膜を順に堆積した後、減圧下でＳｉＮ膜を堆積する。次に、レジストをＳｉＮ膜の上に堆積した後、ポリシリコン抵抗体の両端となる個所、ゲート電極を形成する個所、及び容量素子となる個所のレジストをパターニングにより残した後、ハードマスクとしてのＳｉＮ膜をドライエッチングにより除去してパターニングを行う。次に、レジストを除去した後、ドライエッチングを行うことにより、ポリメタルゲート電極が形成されると共に、ポリシリコン抵抗体及び容量素子が形成される。
【０１３４】
また、前述ではｎ型の半導体領域４０４Ｂの中にｐ型の半導体領域４０４Ａを形成したが、ｎ型の半導体領域４０４Ｂとｐ型の半導体領域４０４Ａとを入れ替えてもよいが、この場合は、図９（ｃ）示すように、ｎ型の半導体領域４０４Ｂがｐ型の半導体領域４０４Ａに取り囲まれていることになる。
【０１３５】
（第５の実施形態）
以下、本発明の第５の実施形態に係る半導体装置及びその製造方法について図１０を参照しながら説明する。
【０１３６】
図１０（ａ）〜（ｄ）は本発明の第５の実施形態に係る半導体装置及びその製造方法を説明するための断面図である。
【０１３７】
図１０（ａ）に示すように、シリコン基板５０１の上にシリコン酸化膜を形成した後、該シリコン酸化膜に対してレジストパターンをマスクにフッ酸を用いてエッチングを行いシリコン酸化膜を部分的に除去する。続いて、レジストを除去した後に酸素を供給すると、シリコン酸化膜の残存領域には第１のシリコン酸化膜５０２が形成される一方、シリコン酸化膜が除去された領域には第２のシリコン酸化膜５０３が形成される。このとき、第２のシリコン酸化膜５０３の膜厚としては、電荷が容易にトンネリングすることが可能な膜厚に形成しておく。
【０１３８】
次に、第１のシリコン酸化膜５０２と第２のシリコン酸化膜５０３との上にポリシリコン膜５０４を堆積する。続いて、レジストパターンをマスクにボロン（Ｂ）イオンを注入してポリシリコン膜５０４の中にｐ型の半導体領域５０４Ａを形成する。続いて、再びレジストパターンをマスクにリン（Ｐ）イオンを注入してポリシリコン膜５０４の中にｎ型の半導体領域５０４Ｂを形成する。その後、パターニングを行い、図１０（ａ）に示したパターニングされたｐ型の半導体領域５０４Ａ及びｎ型の半導体領域５０４Ｂから図１０（ｂ）に示すパターニングされたｐ型の半導体領域５０４Ａ’及びパターニングされたｎ型の半導体領域５０４Ｂ’を形成し、その後第３のシリコン酸化膜５０５を堆積し、７５０度で熱処理を施す。このとき、図１０（ｂ）に示すように、パターニングされたｐ型の半導体領域５０４Ａ’及びパターニングされたｎ型の半導体領域５０４Ｂ’は上下左右を第１のシリコン酸化膜５０２、第２のシリコン酸化膜５０３、及び第３のシリコン酸化膜５０５の絶縁膜に取り囲まれており、孤立したパターニングされたｐ型の半導体領域５０４Ａ’及びパターニングされたｎ型の半導体領域５０４Ｂ’のそれぞれの下には第２のシリコン酸化膜５０３が形成されている。このとき、第２のシリコン酸化膜５０３はリークパスの役割を担い、パターニングされたｐ型の半導体領域５０４Ａ’及びパターニングされたｎ型の半導体領域５０４Ｂ’内の電荷は第２のシリコン酸化膜５０３を通してシリコン基板５０１側へ放出されるため、後にエッチングを行う際のポリシリコンの消失現象の発生を防止することができる。
【０１３９】
なお、図１０（ｃ）に示すように、パターニングされたｐ型の半導体領域５０４Ａ’及びパターニングされたｎ型の半導体領域５０４Ｂ’がつながった領域がある場合では、パターニングされたｐ型の半導体領域５０４Ａ’及びパターニングされたｎ型の半導体領域５０４Ｂ’共にその下に第２のシリコン酸化膜５０３が形成されていることが望ましい。
【０１４０】
その後、図１０（ｄ）に示すように、レジストパターンをマスクにバッファードフッ酸を用いたエッチングを行って第３のシリコン酸化膜５０５の一部を除去する。このとき、第２のシリコン酸化膜５０３がリークパスの役割を果たし、ポリシリコンの消失現象の発生を防止するのである。
【０１４１】
（第６の実施形態）
以下、本発明の第６の実施形態に係る半導体装置及びその製造方法について図１１を参照しながら説明する。
【０１４２】
図１１は本発明の第６の実施形態に係る半導体装置及びその製造方法を説明するための図であり、（ａ）〜（ｄ）は断面図である。
【０１４３】
図１１（ａ）に示すように、シリコン基板６０１の上に第１のシリコン酸化膜６０２を形成した後、該第１のシリコン酸化膜６０２の上にポリシリコン膜６０３を堆積する。続いて、レジストパターンをマスクにボロン（Ｂ）イオンを注入してポリシリコン膜６０３の中にｐ型の半導体領域６０３Ａを形成する。更に、再びレジストパターンをマスクにリン（Ｐ）イオンを注入してポリシリコン膜６０３の中にｎ型の半導体領域６０３Ｂを形成する。その後、パターニングを行い、図１１（ａ）に示したｐ型の半導体領域６０３Ａ及びｎ型の半導体領域６０３Ｂから図１１（ｂ）に示すパターニングされたｐ型の半導体領域６０３Ａ’及びパターニングされたｎ型の半導体領域６０３Ｂ’を形成し、その後第２のシリコン酸化膜６０４を堆積する。このとき、図１１（ｂ）に示すように、パターニングされたｐ型の半導体領域６０３Ａ’及びパターニングされたｎ型の半導体領域６０３Ｂ’は上下左右を第１のシリコン酸化膜６０２及び第２のシリコン酸化膜６０４の絶縁膜に取り囲まれている。ここでは、第２のシリコン酸化膜６０４に対して熱処理を施さないので絶縁膜といえどもリーク電流密度が高いため、第２のシリコン酸化膜６０４はパターニングされたｐ型の半導体領域６０３Ａ’及びパターニングされたｎ型の半導体領域６０３Ｂ’内の電荷のリークパスの役割を担う。すなわち、パターニングされたｐ型の半導体領域６０３Ａ’及びパターニングされたｎ型の半導体領域６０３Ｂ’内の電荷は第２のシリコン酸化膜６０４を通して外部に放出される。なお、図１１（ｃ）に示すように、パターニングされたｐ型の半導体領域６０３Ａ’及びパターニングされたｎ型の半導体領域６０３Ｂ’がつながった領域がある場合であってもよい。
【０１４４】
その後、図１１（ｄ）に示すように、レジストパターンをマスクにバッファードフッ酸を用いたエッチングを行って第２のシリコン酸化膜６０４の一部を除去する。このとき、第２のシリコン酸化膜６０４がリークパスの役割を果たし、ポリシリコンの消失現象の発生を防止するのである。
【０１４５】
（第７の実施形態）
以下、本発明の第７の実施形態に係る半導体装置及びその製造方法について図１２を参照しながら説明する。
【０１４６】
図１２は本発明の第７の実施形態に係る半導体装置及びその製造方法を説明するための図であり、断面図を示している。
【０１４７】
図１２に示すように、シリコン基板７００に分離７０１を形成した後、前述した第３の実施形態と同様にしてポリメタルゲート電極及びポリシリコン抵抗体を形成する。
【０１４８】
すなわち、シリコン基板７００の上にシリコン酸化膜を形成した後、該シリコン酸化膜に対してレジストパターンをマスクにフッ酸を用いてエッチングを行いシリコン酸化膜を部分的に除去する。続いて、レジストを除去した後に酸素を供給すると、シリコン酸化膜の残存領域には第１のシリコン酸化膜７０２が形成される一方、シリコン酸化膜が除去された領域には第２のシリコン酸化膜７０３が形成される。このとき、第２のシリコン酸化膜７０３の膜厚としては、電荷が容易にトンネリングすることが可能な膜厚に形成しておく。
【０１４９】
次に、第１のシリコン酸化膜７０２と第２のシリコン酸化膜７０３との上にポリシリコン膜７０４を堆積する。続いて、レジストパターンをマスクにボロン（Ｂ）イオンを注入してポリシリコン膜７０４の中にｐ型の半導体領域を形成する。続いて、再びレジストパターンをマスクにリン（Ｐ）イオンを注入してポリシリコン膜７０４の中にｎ型の半導体領域を形成する。続いて、ｐ型の半導体領域の上に、第３のシリコン酸化膜を形成し、７５０度で熱処理を施した後、レジストパターンをマスクにバッファードフッ酸を用いたエッチングを行って抵抗体及び容量素子を形成したい個所以外の第３のシリコン酸化膜を除去し、シリコン酸化膜７０５を形成する。このとき、第２のシリコン酸化膜７０３はリークパスの役割を担い、ｐ型の半導体領域内の電荷は第２のシリコン酸化膜７０３を介してシリコン基板７００側へ放出されるため、エッチングを行う際のポリシリコンの消失現象の発生を防止することができる。
【０１５０】
この後、ＴｉＮ膜７０６、Ｗ膜７０７及びＳｉＮ膜７０８を堆積後、パターニングを行って、ポリシリコン抵抗体、ポリメタルゲート電極、及び容量素子（図示せず）を形成する。すなわち、ＴｉＮ膜７０６、Ｗ膜７０７を順に堆積した後、減圧下でＳｉＮ膜７０８を堆積する。次に、レジストをＳｉＮ膜７０８の上に堆積した後、ポリシリコン抵抗体の両端となる個所、ゲート電極を形成する個所、及び容量素子となる個所のレジストをパターニングにより残した後、ハードマスクとしてのＳｉＮ膜７０８をドライエッチングにより除去してパターニングを行う。次に、レジストを除去した後、ドライエッチングを行うことにより、ポリシリコン抵抗体、ポリメタルゲート電極、及び容量素子が形成される。
【０１５１】
次に、シリコン基板７００にポリメタルゲート電極をマスクとして不純物をドーピングし、低濃度不純物層７０９を形成する。続いて、シリコン基板７００の上に全面にわたってシリコン窒化膜を堆積し、その後該シリコン窒化膜に対して異方性エッチングを行うことにより、ゲート電極の壁面にサイドウォール７１０を形成する。その後、シリコン基板７００にポリメタルゲート電極及びサイドウォール７１０をマスクとして不純物をドーピングして高濃度不純物層７１１を形成する。
【０１５２】
そして、シリコン基板７００に対して、熱処理を施して、低濃度不純物層７０９及び高濃度不純物層７１１を活性化し、ソース及びドレイン部にコバルトシリサイド膜７１２を形成することによってＭＯＳトランジスタ、ポリシリコン抵抗体及び容量素子のいずれかを含む半導体装置を製造することができる。
【０１５３】
（第８の実施形態）
以下、本発明の第８の実施形態に係る半導体装置及びその製造方法について図１３を参照しながら説明する。
【０１５４】
図１３は本発明の第８の実施形態に係る半導体装置及びその製造方法を説明するための図であり、断面図を示している。
【０１５５】
図１３に示すように、シリコン基板８００に分離８０１を形成した後、前述した第４の実施形態と同様にしてポリメタルゲート電極及びポリシリコン抵抗体を形成する。
【０１５６】
すなわち、シリコン基板８０１の上に第１のシリコン酸化膜８０２を形成した後、該第１のシリコン酸化膜８０２の上にポリシリコン膜８０３を堆積する。続いて、レジストパターンをマスクにボロン（Ｂ）イオンを注入してポリシリコン膜８０３の中にｐ型の半導体領域を形成する。更に、再びレジストパターンをマスクにリン（Ｐ）イオンを注入してポリシリコン膜８０３の中にｎ型の半導体領域を形成する。このとき、ｐ型の半導体領域はｎ型の半導体領域に取り囲まれて島状に孤立して存在している。続いて、ポリシリコン膜８０３の上に、第２のシリコン酸化膜を形成する。続いて、レジストパターンをマスクにバッファードフッ酸を用いたエッチングを行って抵抗体、及び容量素子を形成したい個所以外の第２のシリコン酸化膜を除去し、シリコン酸化膜８０４を形成する。このとき、第２のシリコン酸化膜に対して熱処理を施さないため絶縁膜といえどもリーク電流密度が高いので、第２のシリコン酸化膜はｐ型の半導体領域内の電荷のリークパスの役割を担い、ｐ型の半導体領域８０３Ａ内の電荷は第２のシリコン酸化膜を介して外部へ放出されるため、エッチングを行う際のポリシリコンの消失現象の発生を防止することができる。
【０１５７】
この後、ＴｉＮ膜８０５、Ｗ膜８０６、及びＳｉＮ膜８０７を堆積後、ゲートパターニングを行い、ポリシリコン抵抗体、ポリメタルゲート電極及び容量素子（図示せず）を形成する。すなわち、ＴｉＮ膜８０５、Ｗ膜８０６を順に堆積した後、減圧下でＳｉＮ膜８０７を堆積する。次に、レジストをＳｉＮ膜８０７の上に堆積した後、ポリシリコン抵抗体の両端となる個所、ゲート電極を形成する個所、及び容量素子となる個所のレジストをパターニングにより残した後、ハードマスクとしてのＳｉＮ膜８０７をドライエッチングにより除去してパターニングを行う。次に、レジストを除去した後、ドライエッチングを行うことにより、ポリシリコン抵抗体、ポリメタルゲート電極、及び容量素子が形成される。
【０１５８】
次に、シリコン基板８００にポリメタルゲート電極をマスクとして不純物をドーピングし、低濃度不純物層８０８を形成する。続いて、シリコン基板８００の上に全面にわたってシリコン窒化膜を堆積し、その後該シリコン窒化膜に対して異方性エッチングを行うことにより、ゲート電極の壁面にサイドウォール８０９を形成する。その後、シリコン基板８００にポリメタルゲート電極及びサイドウォール８０９をマスクとして不純物をドーピングして高濃度不純物層８１０を形成する。
【０１５９】
そして、シリコン基板８００に対して、熱処理を施して、低濃度不純物層８０８及び高濃度不純物層８１０を活性化し、ソース及びドレイン部にコバルトシリサイド膜８１１を形成することによってＭＯＳトランジスタ、ポリシリコン抵抗体及び容量素子のいずれかを含む半導体装置を製造することができる。
【０１６０】
（第９の実施形態）
以下、本発明の第９の実施形態に係る半導体装置及びその製造方法について図１４を参照しながら説明する。
【０１６１】
図１４（ａ）及び（ｂ）は本発明の第９の実施形態に係る半導体装置及びその製造方法を説明するための断面図である。
【０１６２】
図１４（ａ）に示すように、シリコン基板９００に分離９０１を形成する。続いて、シリコン基板９００の上にシリコン酸化膜を形成した後、該シリコン酸化膜に対してレジストパターンをマスクにフッ酸を用いてエッチングを行いシリコン酸化膜を部分的に除去する。続いて、レジストを除去した後に酸素を供給すると、シリコン酸化膜の残存領域には第１のシリコン酸化膜９０２が形成される一方、シリコン酸化膜が除去された領域には第２のシリコン酸化膜９０３が形成される。このとき、第２のシリコン酸化膜９０３の膜厚としては、電荷が容易にトンネリングすることが可能な膜厚に形成しておく。
【０１６３】
次に、第１のシリコン酸化膜９０２と第２のシリコン酸化膜９０３との上にポリシリコン膜９０４を堆積する。続いて、レジストパターンをマスクにボロン（Ｂ）イオンを注入してポリシリコン膜９０４の中にｐ型の半導体領域９０４Ａを形成する。続いて、再びレジストパターンをマスクにリン（Ｐ）イオンを注入してポリシリコン膜９０４の中にｎ型の半導体領域９０４Ｂを形成する。その後、パターニングを行い、パターニングされたｐ型の半導体領域９０４Ａ及びパターニングされたｎ型の半導体領域９０４Ｂを形成する。
【０１６４】
次に、図１４（ｂ）に示すように、シリコン基板９００にパターニングされたｐ型の半導体領域９０４Ａ及びパターニングされたｎ型の半導体領域９０４Ｂをマスクとして不純物をドーピングし、低濃度不純物層９０５を形成する。続いて、シリコン基板９００の上に全面にわたってシリコン窒化膜を堆積し、その後該シリコン窒化膜に対して異方性エッチングを行うことにより、パターニングされたｐ型の半導体領域９０４Ａ及びパターニングされたｎ型の半導体領域９０４Ｂの壁面にサイドウォール９０６を形成する。その後、シリコン基板９００にパターニングされたｐ型の半導体領域９０４Ａ及びパターニングされたｎ型の半導体領域９０４Ｂ及びサイドウォール９０６をマスクとして不純物をドーピングし、高濃度不純物層９０７を形成する。
【０１６５】
次に、シリコン基板９００に対して熱処理を施して、低濃度不純物層９０５及び高濃度不純物層９０７を活性化する。なお、パターニングされたｐ型の半導体領域９０４Ａ又はパターニングされたｎ型の半導体領域９０４Ｂの形成については、パターニング前からボロンイオン等の注入により形成していてもよいが、パターニング前には注入をせずに高濃度の不純物をドーピングする際にパターニングされたｐ型の半導体領域９０４Ａ又はパターニングされたｎ型の半導体領域９０４Ｂへのドーピングを兼ねてもよい。続いて、ｐ型の半導体領域９０４Ａ及びパターニングされたｎ型の半導体領域９０４Ｂの上に、第３のシリコン酸化膜を形成し、８５０度で急速に加熱する。
【０１６６】
このとき、パターニングされたｐ型の半導体領域９０４Ａ及びパターニングされたｎ型の半導体領域９０４Ｂは上下左右を酸化膜である絶縁膜で取り囲まれ、また、パターニングされたｐ型の半導体領域９０４Ａ及びパターニングされたｎ型の半導体領域９０４Ｂのそれぞれの下には第２のシリコン酸化膜９０３が形成されている。このように、第２のシリコン酸化膜９０３はリークパスの役割を担い、パターニングされたｐ型の半導体領域９０４Ａ及びパターニングされたｎ型の半導体領域９０４Ｂ内の電荷は第２のシリコン酸化膜９０３を通してシリコン基板９００側に放出される。なお、図示していないが、パターニングされたｐ型の半導体領域９０４Ａ及びパターニングされたｎ型の半導体領域９０４Ｂがつながった領域がある場合では、パターニングされたｐ型の半導体領域９０４Ａ及びパターニングされたｎ型の半導体領域９０４Ｂ共にその下に第２のシリコン酸化膜９０３が形成されていることが望ましい。
【０１６７】
次に、レジストパターンをマスクにバッファードフッ酸を用いたエッチングを行って抵抗体を形成したい個所以外の第３のシリコン酸化膜を除去し、シリコン酸化膜９０８を形成する。このとき、第２のシリコン酸化膜９０３はリークパスの役割を担い、ｐ型の半導体領域９０４Ａ内の電荷は第２のシリコン酸化膜９０３を介してシリコン基板９００側へ放出されるため、エッチングを行う際のポリシリコンの消失現象の発生を防止することができる。
【０１６８】
続いて、該第３のシリコン酸化膜が除去された高濃度不純物層９０７及びパターニングされたｎ型の半導体領域９０４Ａ及びパターニングされたｐ型の半導体領域９０４Ｂにコバルトシリサイド膜９０９を形成することによって、ＭＯＳトランジスタ及びポリシリコン抵抗体を含む半導体装置を形成することができる。なお、シリコン酸化膜９０８はコバルトシリサイド化を妨げるため、図１４（ｂ）の左側はポリシリコン抵抗体となる。また、この後ポリシリコン抵抗体の両端のコバルトシリサイド膜９０９上にコンタクトを形成することになる（図示せず）。また、図１４（ｂ）の右側では、パターニングされたｎ型の半導体領域９０４Ｂがコバルトシリサイドゲート電極となっている。
【０１６９】
なお、前述では、パターニングされたｎ型の半導体領域９０４Ｂがコバルトシリサイドゲート電極になり、パターニングされたｐ型の半導体領域９０４Ａがコバルトシリサイド化されずにポリシリコン抵抗体となる場合について説明したが、パターニングされたｐ型の半導体領域９０４Ａをコバルトシリサイドゲート電極としてもよいし、またパターニングされたｎ型の半導体領域９０４Ｂをコバルトシリサイド化されずにポリシリコン抵抗体としてもよい。
【０１７０】
（第１０の実施形態）
以下、本発明の第１０の実施形態に係る半導体装置及びその製造方法について図１５を参照しながら説明する。
【０１７１】
図１５（ａ）及び（ｂ）は本発明の第１０の実施形態に係る半導体装置及びその製造方法を説明するための断面図である。
【０１７２】
図１５（ａ）に示すように、シリコン基板１０００に分離１００１を形成する。続いて、シリコン基板１０００の上に第１のシリコン酸化膜１００２を形成した後、該第１のシリコン酸化膜１００２の上にポリシリコン膜１００３を堆積する。続いて、レジストパターンをマスクにボロン（Ｂ）イオンを注入してポリシリコン膜１００３の中にｐ型の半導体領域１００３Ａを形成する。続いて、再びレジストパターンをマスクにリン（Ｐ）イオンを注入してポリシリコン膜１００３の中にｎ型の半導体領域１００３Ｂを形成する。その後、パターニングを行い、パターニングされたｐ型の半導体領域１００３Ａ及びパターニングされたｎ型の半導体領域１００３Ｂを形成する。
【０１７３】
次に、図１５（ｂ）に示すように、シリコン基板１０００にパターニングされたｐ型の半導体領域１００３Ａ及びパターニングされたｎ型の半導体領域１００３Ｂをマスクとして不純物をドーピングし、低濃度不純物層１００４を形成する。続いて、シリコン基板１０００の上に全面にわたってシリコン窒化膜を堆積し、その後該シリコン窒化膜に対して異方性エッチングを行うことにより、パターニングされたｐ型の半導体領域１００３Ａ及びパターニングされたｎ型の半導体領域１００３Ｂの壁面にサイドウォール１００５を形成する。その後、シリコン基板１０００にパターニングされたｐ型の半導体領域１００３Ａ及びパターニングされたｎ型の半導体領域１００３Ｂ及びサイドウォール１００５をマスクとして不純物をドーピングし、高濃度不純物層１００６を形成する。
【０１７４】
次に、シリコン基板１０００に対して熱処理を施して、低濃度不純物層１００４及び高濃度不純物層１００６を活性化する。なお、パターニングされたｐ型の半導体領域１００３Ａ又はパターニングされたｎ型の半導体領域１００３Ｂの形成については、パターニング前からボロンイオン等の注入により形成していてもよいが、パターニング前には注入をせずに高濃度の不純物をドーピングする際にパターニングされたｐ型の半導体領域１００３Ａ又はパターニングされたｎ型の半導体領域１００３Ｂへのドーピングを兼ねてもよい。続いて、パターニングされたｐ型の半導体領域１００３Ａ及びパターニングされたｎ型の半導体領域１００３Ｂの上に、第２のシリコン酸化膜を形成する。
【０１７５】
このとき、パターニングされたｐ型の半導体領域１００３Ａ及びパターニングされたｎ型の半導体領域１００３Ｂは上下左右を酸化膜である絶縁膜で取り囲まれている。第２のシリコン酸化膜には熱処理を施さないので絶縁膜といえどもリーク電流密度が高いため、第２のシリコン酸化膜はパターニングされたｐ型の半導体領域１００３Ａ内の電荷のリークパスの役割を担い、パターニングされたｐ型の半導体領域１００３Ａ内の電荷は第２のシリコン酸化膜を通して第２のシリコン酸化膜の外部へ放出される。なお、図示していないが、パターニングされたｐ型の半導体領域１００３Ａ及びパターニングされたｎ型の半導体領域１００３Ｂがつながった領域がある場合でもよい。
【０１７６】
次に、レジストパターンをマスクにバッファードフッ酸を用いたエッチングを行って抵抗体を形成したい個所以外の第２のシリコン酸化膜を除去し、シリコン酸化膜１００７を形成する。このとき、第２のシリコン酸化膜はリークパスの役割を担い、ｐ型の半導体領域１００３Ａの電荷は第２のシリコン酸化膜を介して外部へ放出されるため、エッチングを行う際のポリシリコンの消失現象の発生を防止することができる。
【０１７７】
続いて、該第２のシリコン酸化膜が除去された高濃度不純物層１００６及びパターニングされたｎ型の半導体領域１００３Ａ及びパターニングされたｐ型の半導体領域１００３Ｂにコバルトシリサイド膜１００８を形成することによって、ＭＯＳトランジスタ及びポリシリコン抵抗体を含む半導体装置を形成することができる。なお、シリコン酸化膜１００７はコバルトシリサイド化を妨げるため、図１５（ｂ）の左側はポリシリコン抵抗体となる。また、この後ポリシリコン抵抗体の両端のコバルトシリサイド膜１００８上にコンタクトを形成することになる（図示せず）。また、図１５（ｂ）の右側では、パターニングされたｎ型の半導体領域１００３Ｂがコバルトシリサイドゲート電極となっている。
【０１７８】
なお、前述では、パターニングされたｎ型の半導体領域１００３Ｂがコバルトシリサイドゲート電極になり、パターニングされたｐ型の半導体領域１００３Ａがコバルトシリサイド化されずにポリシリコン抵抗体となる場合について説明したが、パターニングされたｐ型の半導体領域１００３Ａをコバルトシリサイドゲート電極としてもよいし、またパターニングされたｎ型の半導体領域１００３Ｂをコバルトシリサイド化されずにポリシリコン抵抗体としてもよい。
【０１７９】
なお、前述の第１、第３、第５、第７、及び第９の実施形態で説明した第２のシリコン酸化膜については、その膜厚を薄くしなくてもリーク電流密度が高ければよいため、第２のシリコン酸化膜として例えば膜質や膜種を変えたものであってもよい。また、２種類以上のリーク電流密度を有する複数の膜から構成されていてもよい。
【０１８０】
また、前述の第１、第３、第５、第７、及び第９の実施形態で説明したポリシリコンの上に堆積するシリコン酸化膜は絶縁膜であればよいため、例えば、常圧下で形成されたノンドープのシリコン酸化膜（ＳＡ−ＮＳＧ膜）、窒化シリコン膜、又は減圧下で形成されたＴＥＯＳ膜等からなるシリコン酸化膜であってもよい。
【０１８１】
また、前述の第２、第４、第６、第８、及び第１０の実施形態で説明した電荷のリークパスとしての役割を担うシリコン酸化膜としては、リーク電流密度が高い常圧下で形成されたノンドープのシリコン酸化膜（ＳＡ−ＮＳＧ膜）が考えられるが、リーク電流密度が高い絶縁膜であれば膜質や膜種が変わってもよい。例えば、ＣＶＤ絶縁膜形成後の該絶縁膜の焼き締めの有無によってもリーク電流密度が変化し、焼き締めを行わない場合は高いリーク電流密度が得られる。
【０１８２】
【発明の効果】
本発明に係る半導体装置の製造方法によると、第１の絶縁膜及び第２の絶縁膜のうちの少なくとも一方が導電型の半導体領域内の電荷を第１の絶縁膜及び第２の絶縁膜の外部に放出するリークパスの役割を担うため、後に第２の絶縁膜をエッチングする際に生じるポリシリコンが消失する現象を防止することができる。その結果、ポリシリコンが消失することによって生じるゲートがオープンする不良を防ぐ。また、ポリシリコンが消失した個所にメタルが落ち込むことにより発生するゲートショート不良の原因を防ぎ、更にはゲート酸化膜の絶縁性が低下することを防いで信頼性を向上させる。
【図面の簡単な説明】
【図１】（ａ）は第１の実施形態に係る半導体装置及びその製造方法を説明するための断面図であり、（ｂ）は第１の実施形態に係る半導体装置及びその製造方法を説明するための平面図である。
【図２】（ａ）及び（ｂ）は第１の実施形態に係る半導体装置及びその製造方法を説明するための断面図である。
【図３】第１の実施形態に係る半導体装置及びその製造方法を説明するための平面図である。
【図４】リーク電流の平均電流密度とポリシリコンが消失する面密度との関係を示す図である。
【図５】（ａ）は第２の実施形態に係る半導体装置及びその製造方法を説明するための断面図であり、（ｂ）及び（ｃ）は第２の実施形態に係る半導体装置及びその製造方法を説明するための平面図である。
【図６】（ａ）は第３の実施形態に係る半導体装置及びその製造方法を説明するための断面図であり、（ｂ）は第３の実施形態に係る半導体装置及びその製造方法を説明するための平面図である。
【図７】（ａ）及び（ｂ）は第３の実施形態に係る半導体装置及びその製造方法を説明するための断面図である。
【図８】第３の実施形態に係る半導体装置及びその製造方法を説明するための平面図である。
【図９】（ａ）は第４の実施形態に係る半導体装置及びその製造方法を説明するための断面図であり、（ｂ）及び（ｃ）は第４の実施形態に係る半導体装置及びその製造方法を説明するための平面図である。
【図１０】（ａ）〜（ｄ）は第５の実施形態に係る半導体装置及びその製造方法を説明するための断面図である。
【図１１】（ａ）〜（ｄ）は第６の実施形態に係る半導体装置及びその製造方法を説明するための断面図である。
【図１２】第７の実施形態に係る半導体装置及びその製造方法を説明するための断面図である。
【図１３】第８の実施形態に係る半導体装置及びその製造方法を説明するための断面図である。
【図１４】（ａ）及び（ｂ）は第９の実施形態に係る半導体装置及びその製造方法を説明するための断面図である。
【図１５】（ａ）及び（ｂ）は第１０の実施形態に係る半導体装置及びその製造方法を説明するための断面図である。
【図１６】（ａ）〜（ｄ）は従来の半導体装置及びその製造方法を説明するための断面図である。
【図１７】（ａ）及び（ｂ）は従来の半導体装置及びその製造方法を説明するための断面図であり、（ｃ）はＳＥＭ像及びＦＩＢ像を示す図である。
【符号の説明】
１０１、２０１、３０１、４０１、５０１、６０１、７００、８００、９００、１０００ 基板
１０２、２０２、３０２、４０２、５０２、６０２、７０２、８０２、９０２、１００２ 第１のシリコン酸化膜
１０３、２０４、３０３、４０４、５０３、６０４、７０３、９０３ 第２のシリコン酸化膜
１０４、２０３、３０４、４０３、５０４、６０３、７０４、８０３、９０４、１００３ ポリシリコン膜
１０４Ａ、２０３Ａ、３０４Ａ、４０３Ａ、５０４Ａ、６０３Ａ、９０４Ａ、１００３Ａ ｐ型の半導体領域
１０４Ｂ、２０３Ｂ、ノンドープ型の半導体領域
１０５、３０５、５０５ 第３のシリコン酸化膜
１０６、３０６、７０６、８０５ ＴｉＮ膜
１０７、３０７、７０７、８０６ Ｗ膜
１０８、３０８、７０８、８０７ ＴｉＮ膜
１０４Ｃ、２０３Ｃ、３０４Ｂ、４０３Ｂ、５０４Ｂ、６０３Ｂ、９０４Ｂ、１００３Ｂ ｎ型の半導体領域
１０５Ａ、３０５Ａ、７０５、８０４、９０８、１００７ シリコン酸化膜
５０４Ａ’、６０３Ａ’ パターニングされたｐ型の半導体領域
５０４Ｂ’、６０４Ｂ’ パターニングされたｎ型の半導体領域
７０１、８０２、９０１ 分離
７０９、８０８、９０５、１００４ 低濃度不純物層
７１０、８０９、９０６、１００５ サイドウォール
７１１、８１０、９０７、１００６ 高濃度不純物層
７１２、８１１、９０９、１００８ コバルトシリサイド膜
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
従来の半導体装置の製造方法及び半導体装置について図１６（ａ）〜（ｄ）を参照しながら説明する。
【０００３】
図１６は従来の半導体装置の製造方法を工程順に示す図であり、図１６（ａ）〜（ｄ）は断面図である。
【０００４】
まず、図１６（ａ）に示すように、シリコン基板１１の上にシリコン酸化膜１２を形成し、該シリコン酸化膜１２の上にポリシリコン膜１３を堆積し、ボロンやリン等のドーパントを注入してポリシリコン膜１３にｐ型の半導体領域１３Ａ及びｎ型の半導体領域１３Ｂを形成する。続いて、該ポリシリコン膜１３の上にシリコン酸化膜１４を堆積し、その後パターニングによりポリシリコン抵抗体若しくは容量素子を形成をしたい個所にのみ該シリコン酸化膜１４を残す。次に、図１６（ｂ）に示すように、メタル膜として例えばＴｉＮ膜１５、Ｗ膜１６を順に堆積した後、減圧下でＳｉＮ膜１７を堆積する。次に、図１６（ｃ）に示すように、ポリシリコン抵抗体の両端となる個所、ゲート電極を形成する個所、及び容量素子となる個所にパターニングにより該レジスト１８を残した後、ハードマスクとしてのＳｉＮ膜１７をドライエッチングにより除去してパターニングを行う。次に、図１６（ｄ）に示すように、レジスト１８を除去した後、ドライエッチングを行うことにより、パターニング後にＳｉＮ膜１７が残されており且つシリコン酸化膜１４が残されていない個所には通常のポリメタルゲート構造のゲート電極が形成され（図１６（ｄ）右側参照）、パターニング後にＳｉＮ膜１７が残されておらずシリコン酸化膜１４が残されている個所には、該シリコン酸化膜１４がハードマスクとなってシリコン酸化膜１４の下にポリシリコン膜１３を有する構造のポリシリコン抵抗体が形成され（図１６（ｄ）中央参照）、またこれらと共に容量素子が形成される（図１６（ｄ）左側参照）。なお、ポリシリコン抵抗体の両端はポリメタルゲート構造を有しているが、この個所には後ほど配線を接続する（図示せず）。また、容量素子についてはメタル膜に配線を接続することによりシリコン酸化膜１４を容量絶縁膜として使用する。
【０００５】
このようにして、ポリシリコン抵抗体、容量素子、及びゲート電極は製造される（以上、例えば特許文献１）。
【０００６】
【特許文献１】
特開平０９―８２８９６号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、上記ポリシリコン抵抗体、容量素子、及びゲート電極の製造について、我々は更に検討を進めた結果、以下の場合に課題が発生することを見出した。
【０００８】
図１７は従来のポリシリコン抵抗体、容量素子、及びゲート電極の製造において発生する課題を説明するための図であり、（ａ）及び（ｂ）は断面図であり、（ｃ）はＳＥＭ画像及びＦＩＢ画像を示す図である。
【０００９】
図１７（ａ）に示すように、まず、シリコン基板２１の上にシリコン酸化膜２２を形成し、該シリコン酸化膜２２の上にポリシリコン膜２３を堆積し、レジストパターンをマスクにエッチングを行った後ボロンイオンを注入して島状のｐ型の半導体領域２３Ａをポリシリコン膜２３に形成する。続いて、該ポリシリコン膜２３の上にシリコン酸化膜２４を堆積し７５０度の熱処理を加える。ここで、ｐ型の半導体領域２３Ａは、その下にシリコン酸化膜２２があり、その上にシリコン酸化膜２４があり、その両サイドにノンドープ型の半導体領域２３Ｂがあり、該ノンドープ型の半導体領域２３Ｂとなるノンドープ型のシリコン膜は実質的に絶縁膜と見なせることを考慮に入れると、すなわちｐ型の半導体領域２３Ａはその上下左右を絶縁膜により完全に取り囲まれている。この場合に、ｐ型の半導体領域２３Ａの上のシリコン酸化膜２４に対して、レジスト２５をパターニングした後にそのレジストパターンをマスクにエッチングする時に、図１７（ｂ）に示すように、我々はｐ型の半導体領域２３Ａの中のポリシリコンが消失してホール２６が形成されていることを発見したのである。また、このポリシリコンの消失は、シリコン酸化膜２４として常圧下で形成されたノンドープのシリコン酸化膜を用いた場合に顕著に現れた。
【００１０】
図１７（ｃ）に示すように、ポリシリコンの消失により形成されたホール２６についてのＳＥＭ画像の観察結果及びＦＩＢ画像の観察結果によると、大きさ数ミクロンにわたってポリシリコンが消失しており、ｐ型の半導体領域２３Ａの中又はｐ型の半導体領域２３Ａとノンドープ型の半導体領域２３Ｂとの境界にポリシリコンの消失が現れていた。またポリシリコンの消失が形成される密度はおよそ２０（ｃｍ−２）程度であった。このようにポリシリコンが消失することにより、ゲートがオープンする不良、更にはポリシリコンが消失した個所にメタルが落ち込むことにより発生するゲートショート不良の原因を招き、またゲート酸化膜が薄くなるため絶縁性が低下することで信頼性が低下し、更にはゲート電極とシリコン基板２１とのショート不良を引き起こす。
【００１１】
本発明は、前述のポリシリコンが消失する現象を防止する半導体装置及びその製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
我々は、前述の課題を解決するために、ポリシリコンの消失の発生条件を調査した。
【００１３】
シリコン基板の上に膜厚７ｎｍの酸化膜を介してポリシリコン膜を堆積し、レジストパターンをマスクにボロンイオンを注入して島状のｐ型のポリシリコン領域を形成し、続いてシリコン酸化膜を堆積し、その後７５０度の熱処理を加えた試料に対して、バッファードフッ酸を用いた処理を行った。このとき、試料全面にわたって面密度２０（ｃｍ−２）程度でポリシリコンが消失していた。しかしながら、ポリシリコン膜の下に堆積された酸化膜の膜厚が２．６ｎｍのときにはポリシリコンは全く消失してないことが判明した。
【００１４】
以上のことから、ポリシリコンの消失は、ポリシリコン膜の下に堆積された酸化膜の膜厚が非常に薄い場合には発生しないことが判明した。
【００１５】
そこで我々は、ポリシリコンが消失する一因として、ｐ型のポリシリコン領域の中に電荷が閉じ込められることが原因であると推測した。すなわち、ｐ型のポリシリコン領域が上下左右を厚い絶縁膜やノンドープ型のシリコン膜で囲まれている場合にウエーハが帯電すると、ｐ型のポリシリコン領域に電荷が閉じ込められてそれ以後その領域から放出されないため、閉じ込められたこれらの電荷が一因となってポリシリコンの消失が発生する。しかしながら、酸化膜が極めて薄いことによって電荷がトンネリングできる場合であれば、ｐ型のポリシリコン領域の中に仮に電荷が溜まったとしてもその薄い酸化膜を介してシリコン基板側に電荷は放出され、ｐ型のポリシリコン領域は帯電することがなくなり、ポリシリコンの消失は発生しないものと考えられる。なお、シリコン基板は、プラズマプロセスの様々なプロセス処理又はシリコン基板の移載時における摩擦等によって帯電するものと考えられる。
【００１６】
このようにポリシリコンが消失する一因として電荷が挙げられる理由は必ずしも明白ではないが、以下に示すように、シリコンの陽極化成、すなわち、ポーラスシリコンの形成又は電界研磨と同様のメカニズムでポリシリコンの消失が発生するものと考えられる。
【００１７】
シリコン基板を陽極側に配置し、Ｐｔ等の貴金属電極を陰極側に配置した後、これらをフッ酸中で通電するとシリコンがエッチングされる陽極化成という現象がある。このメカニズムとしては、シリコン原子同士の強い共有結合が電荷の存在によって弱められるため、フッ酸によってシリコンがエッチングされてしまうものと考えられている（ｒｅｆ．Ｒ． Ｌ． Ｓｍｉｔｈ ａｎｄ Ｓ． Ｄ． Ｃｏｌｌｉｎｓ， Ｊ． Ａｐｐｌ．Ｐｈｙｓ． ７１ （１９９２） Ｒ１）。前述したポリシリコンの消失の発生についてもこの現象と類似したメカニズムで発生しているものと考えられる。すなわち、ｐ型のポリシリコン領域が絶縁膜やノンドープ型のシリコン膜によって取り囲まれている場合、プロセス処理によって発生した電荷はｐ型のポリシリコン領域から出ていくことができずにその領域中に閉じ込められる。この状態で、バッファードフッ酸を用いてエッチングを行うと、初めはポリシリコン膜の上の絶縁膜がエッチングされていくが、ｐ型のポリシリコン領域のいずれかの部分が露出した瞬間に電荷はバッファードフッ酸側に放出され、この電荷の放出と共にポリシリコンがエッチングされてポリシリコンの消失が発生するものと考えられる。
【００１８】
また、前述のポリシリコンの消失は、ｐ型のポリシリコン領域に正味の帯電がない場合にも発生することが考えられる。これについては、ｐ型のポリシリコン領域からエッチャント側への電荷の放出に基づく陽極化成が根本の原因になるものと考えられる。すなわち、エッチャントとｐ型ポリシリコン領域との間にフェルミエネルギーのエネルギーレベルに差異があるため、両者が接触する瞬間に電荷の授受が生じて、電荷が放出されると共にポリシリコンの消失が生じるものと考えられる。
【００１９】
この場合のポリシリコンが消失する現象は、ｐ型のポリシリコン領域がノンドープ型のポリシリコン領域に取り囲まれている場合のみではなく、ｎ型のポリシリコン領域がノンドープ型のポリシリコン領域に取り囲まれている場合でも、またｐ型のポリシリコン領域がｎ型のポリシリコン領域に取り囲まれている場合でも、またｎ型のポリシリコン領域がｐ型のポリシリコン領域に取り囲まれている場合であっても発生した。
【００２０】
そこで、前述の知見に鑑み、上記の目的を達成するために、本発明に係る半導体装置の製造方法は、第１の絶縁膜の上面に導電型の半導体領域を形成する工程と、上記導電型の半導体領域を覆うように第２の絶縁膜を形成する工程とを備え、上記第１の絶縁膜及び上記第２の絶縁膜のうちの少なくとも一方は上記導電型の半導体領域内の電荷を上記第１の絶縁膜及び上記第２の絶縁膜の外部に放出するリークパスを有しているものである。
【００２１】
本発明に係る半導体装置の製造方法によると、第１の絶縁膜及び第２の絶縁膜のうちの少なくとも一方が導電型の半導体領域内の電荷を第１の絶縁膜及び第２の絶縁膜の外部に放出するリークパスの役割を担うため、後に第２の絶縁膜をエッチングする際に生じるポリシリコンが消失する現象を防止することができる。
【００２２】
本発明に係る半導体装置の製造方法は、第１の絶縁膜の上面に導電型の半導体領域を形成する工程と、上記第１の絶縁膜の上面に上記導電型の半導体領域の側面を覆うようにノンドープ型の半導体領域を形成する工程と、上記導電型の半導体領域の上面に第２の絶縁膜を形成する工程とを備え、上記第１の絶縁膜及び上記第２の絶縁膜のうちの少なくとも一方は上記導電型の半導体領域内の電荷を上記第１に絶縁膜及び上記第２の絶縁膜の外部に放出するリークパスを有しているものである。
【００２３】
本発明に係る半導体装置の製造方法によると、第１の絶縁膜及び第２の絶縁膜のうちの少なくとも一方が導電型の半導体領域内の電荷を第１の絶縁膜及び
第２の絶縁膜の外部に放出するリークパスの役割を担うため、後に第２の絶縁膜をエッチングする際に生じるポリシリコンが消失する現象を防止することができる。
【００２４】
本発明に係る半導体装置の製造方法において、上記導電型の半導体領域は、第１導電型の半導体領域及び第２導電型の半導体領域よりなることが好ましい。
【００２５】
本発明に係る半導体装置の製造方法において、上記導電型の半導体領域から上記第１の絶縁膜及び上記第２の絶縁膜の外部への平均したリーク電流密度の絶対値は、上記導電型の半導体領域と上記第１の絶縁膜及び上記第２の絶縁膜の外部との電位差の絶対値が１．５Ｖのときに少なくともどちらかの極性において１×１０−１０（Ａ／ｍｍ２ ）以上であることが好ましい。
【００２６】
このようにすると、ポリシリコンの消失現象を極めて効果的に防止することができる。
【００２７】
本発明に係る半導体装置の製造方法は、第１の絶縁膜の上面に第１導電型の半導体領域を形成する工程と、上記第１の絶縁膜の上面に、上記第１導電型の半導体領域の側面を覆うように第２導電型の半導体領域を形成する工程と、上記第１導電型の半導体領域の上面に第２の絶縁膜を形成する工程とを備え、上記第１の絶縁膜及び上記第２の絶縁膜のうちの少なくとも一方は上記第１導電型の半導体領域内の電荷を上記第１の絶縁膜及び上記第２の絶縁膜の外部に放出するリークパスを有しているものである。
【００２８】
本発明に係る半導体装置の製造方法によると、第１の絶縁膜及び第２の絶縁膜のうちの少なくとも一方が第１導電型の半導体領域内の電荷を第１の絶縁膜及び第２の絶縁膜の外部に放出するリークパスの役割を担うため、後に第２の絶縁膜をエッチングする際に生じるポリシリコンが消失する現象を防止することができる。
【００２９】
本発明に係る半導体装置の製造方法において、上記第１導電型の半導体領域から上記第１の絶縁膜及び上記第２の絶縁膜の外部への平均したリーク電流密度の絶対値は、上記第１導電型の半導体領域と上記第１の絶縁膜及び上記第２の絶縁膜の外部との電位差の絶対値がが１．５Ｖのときに少なくともどちらかの極性において１×１０−１０（Ａ／ｍｍ２ ）以上であることが好ましい。
【００３０】
このようにすると、ポリシリコンの消失現象を極めて効果的に防止することができる。
【００３１】
本発明に係る半導体装置の製造方法は、半導体基板の上に第１の絶縁膜を形成する工程と、上記第１の絶縁膜の一部分を除去する工程と、上記半導体基板の上における上記第１の絶縁膜の一部分が除去された領域に、上記第１の絶縁膜よりもリーク電流密度が高い第２の絶縁膜を形成する工程と、上記第１の絶縁膜及び上記第２の絶縁膜の上面にノンドープ型の半導体膜を形成する工程と、上記ノンドープ型の半導体膜の一部に不純物をドーピングして島状に点在した導電型の半導体領域を形成する工程と、上記導電型の半導体領域の上面に第３の絶縁膜を形成する工程とを備えるものである。
【００３２】
本発明に係る半導体装置の製造方法によると、第２の絶縁膜が導電型の半導体領域内の電荷を半導体基板側へ放出するリークパスの役割を担うため、後に第３の絶縁膜をエッチングする際に生じるポリシリコンが消失する現象を防止することができる。
【００３３】
本発明に係る半導体装置の製造方法において、上記第３の絶縁膜を形成する工程の後に、上記第３の絶縁膜に開口部を形成する工程と、上記導電型の半導体領域及び上記開口部を有する第３の絶縁膜の上に高融点金属膜を堆積する工程と、上記高融点金属膜の上に第４の絶縁膜を形成する工程と、上記第４の絶縁膜に対してレジストパターンをマスクにエッチングを行う工程とを備えることが好ましい。
【００３４】
このようにすると、ポリシリコンの消失現象を防いで、信頼性の高い半導体装置の製造方法を提供できる。
【００３５】
本発明に係る半導体装置の製造方法において、上記導電型の半導体領域から上記第１の絶縁膜及び上記第２の絶縁膜の外部への平均したリーク電流密度の絶対値は、上記導電型の半導体領域と上記第１の絶縁膜及び上記第２の絶縁膜の外部との電位差の絶対値が１．５Ｖのときに少なくともどちらかの極性において１×１０−１０（Ａ／ｍｍ２ ）以上であることが好ましい。
【００３６】
このようにすると、ポリシリコンの消失現象を極めて効果的に防止することができる。
【００３７】
本発明に係る半導体装置の製造方法において、上記導電型の半導体領域は、第１導電型の半導体領域及び第２導電型の半導体領域よりなることが好ましい。
【００３８】
本発明に係る半導体装置の製造方法において、上記第２の絶縁膜は、上記第１導電型の半導体領域及び第２導電型の半導体領域のそれぞれ下に形成されていることが好ましい。
【００３９】
このようにすると、第２の絶縁膜が第１導電型及び第２導電型の半導体領域内の電荷を半導体基板側へ放出するリークパスの役割を効果的に果たすことができる。
【００４０】
本発明に係る半導体装置の製造方法は、半導体基板の上に第１の絶縁膜を形成する工程と、上記第１の絶縁膜の上面にノンドープ型半導体膜を形成する工程と、上記ノンドープ型の半導体膜の一部に不純物をドーピングして島状に点在した導電型の半導体領域を形成する工程と、上記導電型の半導体領域の上面に上記第１の絶縁膜よりもリーク電流密度が高い第２の絶縁膜を形成する工程とを備えるものである。
【００４１】
本発明に係る半導体装置の製造方法によると、第２の絶縁膜が導電型の半導体領域内の電荷を第２の絶縁膜の外部へ放出するリークパスの役割を担うため、後に第２の絶縁膜をエッチングする際に生じるポリシリコンが消失する現象を防止することができる。
【００４２】
本発明に係る半導体装置の製造方法において、上記第２の絶縁膜を形成する工程の後に、上記第２の絶縁膜に開口部を形成する工程と、上記導電型の半導体領域及び上記開口部を有する第２の絶縁膜の上に高融点金属膜を堆積する工程と、上記高融点金属膜の上に第３の絶縁膜を形成する工程と、上記第３の絶縁膜に対してレジストパターンをマスクにエッチングを行う工程とを備えることが好ましい。
【００４３】
このようにすると、ポリシリコンの消失現象を防いで、信頼性の高い半導体装置の製造方法を提供できる。
【００４４】
本発明に係る半導体装置の製造方法において、上記導電型の半導体領域から上記第２の絶縁膜の外部への平均したリーク電流密度の絶対値は、上記導電型の半導体領域と上記第２の絶縁膜の外部との電位差の絶対値が１．５Ｖのときに少なくともどちらかの極性において１×１０−１０（Ａ／ｍｍ２ ）以上であることが好ましい。
【００４５】
このようにすると、ポリシリコンの消失現象を極めて効果的に防止することができる。
【００４６】
本発明に係る半導体装置の製造方法において、上記導電型の半導体領域は、第１導電型の半導体領域及び第２導電型の半導体領域よりなることが好ましい。
【００４７】
本発明に係る半導体装置の製造方法は、半導体基板の上に第１の絶縁膜を形成する工程と、上記第１の絶縁膜の一部分を除去する工程と、上記半導体基板の上における上記第１の絶縁膜の一部分が除去された領域に、上記第１の絶縁膜よりもリーク電流密度が高い第２の絶縁膜を形成する工程と、上記第１の絶縁膜及び上記第２の絶縁膜の上面にノンドープ型の半導体膜を形成する工程と、上記ノンドープ型の半導体膜の一部に不純物をドーピングして島状に点在した第１導電型の半導体領域を形成する工程と、上記ノンドープ型の半導体膜の一部に不純物をドーピングして上記第１導電型の半導体領域の周面を覆うように第２導電型の半導体領域を形成する工程と、上記第１導電型の半導体領域の上面に第３の絶縁膜を形成する工程とを備えるものである。
【００４８】
本発明に係る半導体装置の製造方法によると、第２の絶縁膜が第１導電型の半導体領域内の電荷を半導体基板側へ放出するリークパスの役割を担うため、後に第３の絶縁膜をエッチングする際に生じるポリシリコンが消失する現象を防止することができる。
【００４９】
本発明に係る半導体装置の製造方法において、上記第３の絶縁膜を形成する工程の後に、上記第３の絶縁膜に開口部を形成する工程と、上記第１導電型の半導体領域及び上記第２導電型の半導体領域及び上記開口部を有する第３の絶縁膜の上に高融点金属膜を堆積する工程と、上記高融点金属膜の上に第４の絶縁膜を形成する工程と、上記第４の絶縁膜に対してレジストパターンをマスクにエッチングを行う工程とを備えることが好ましい。
【００５０】
このようにすると、ポリシリコンの消失現象を防いで、信頼性の高い半導体装置の製造方法を提供できる。
【００５１】
本発明に係る半導体装置の製造方法において、上記第１導電型の半導体領域から上記第１の絶縁膜及び上記第２の絶縁膜の外部への平均したリーク電流密度の絶対値は、上記第１導電型の半導体領域と上記第１の絶縁膜及び上記第２の絶縁膜の外部との電位差の絶対値がが１．５Ｖのときに少なくともどちらかの極性において１×１０−１０（Ａ／ｍｍ２ ）以上であることが好ましい。
【００５２】
このようにすると、ポリシリコンの消失現象を極めて効果的に防止することができる。
【００５３】
本発明に係る半導体装置の製造方法は、半導体基板の上に第１の絶縁膜を形成する工程と、上記第１の絶縁膜の上面にノンドープ型の半導体膜を形成する工程と、上記ノンドープ型の半導体膜の一部に不純物をドーピングして島状に点在した第１導電型の半導体領域を形成する工程と、上記ノンドープ型の半導体膜の一部に不純物をドーピングして上記第１導電型の半導体領域の周面を覆うように第２導電型の半導体領域を形成する工程と、上記第１導電型の半導体領域の上面に第２の絶縁膜を形成する工程とを備えるものである。
【００５４】
本発明に係る半導体装置の製造方法によると、第２の絶縁膜が第１導電型の半導体領域内の電荷を第２の絶縁膜の外部へ放出するリークパスの役割を担うため、後に第２の絶縁膜をエッチングする際に生じるポリシリコンが消失する現象を防止することができる。
【００５５】
本発明に係る半導体装置の製造方法において、上記第２の絶縁膜を形成する工程の後に、上記第２の絶縁膜に開口部を形成する工程と、上記第１導電型の半導体領域、上記第２導電型の半導体領域及び上記開口部を有する第２の絶縁膜の上に高融点金属膜を堆積する工程と、上記高融点金属膜の上に第３の絶縁膜を形成する工程と、上記第３の絶縁膜に対してレジストパターンをマスクにエッチングを行う工程とを備えることが好ましい。
【００５６】
このようにすると、ポリシリコンの消失現象を防いで、信頼性の高い半導体装置の製造方法を提供できる。
【００５７】
本発明に係る半導体装置の製造方法において、上記第１導電型の半導体領域から上記第２の絶縁膜の外部への平均したリーク電流密度の絶対値は、上記第１導電型の半導体領域と上記第２の絶縁膜の外部との電位差の絶対値が１．５Ｖのときに少なくともどちらかの極性において１×１０−１０（Ａ／ｍｍ２ ）以上であることが好ましい。
【００５８】
このようにすると、ポリシリコンの消失現象を極めて効果的に防止することができる。
【００５９】
本発明に係る半導体装置の製造方法において、上記第２の絶縁膜は、ゲート電極の形成領域、又は抵抗体の形成領域又は容量素子の形成領域に形成されていることが好ましい。
【００６０】
このようにすると、ポリシリコンの消失現象を防いで、信頼性の高い半導体装置の製造方法を提供できる。
【００６１】
本発明に係る半導体装置の製造方法は、半導体基板の上に第１の絶縁膜を形成する工程と、上記第１の絶縁膜の一部分を除去する工程と、上記半導体基板の上における上記第１の絶縁膜の一部分が除去された領域に、上記第１の絶縁膜よりもリーク電流密度が高い第２の絶縁膜を形成する工程と、上記第１の絶縁膜及び上記第２の絶縁膜の上面にノンドープ型の半導体膜を形成する工程と、上記ノンドープ型の半導体膜に不純物をドーピングして導電型の半導体領域を形成する工程と、上記導電型の半導体領域をパターニングする工程と、上記第１の絶縁膜及び上記第２の絶縁膜の上面に、上記パターニングされた導電型の半導体領域を覆うように第３の絶縁膜を形成する工程とを備えるものである。
【００６２】
本発明に係る半導体装置の製造方法によると、第２の絶縁膜がパターニングされた導電型の半導体領域内の電荷を半導体基板側へ放出するリークパスの役割を担うため、後に第３の絶縁膜をエッチングする際に生じるポリシリコンが消失する現象を防止することができる。
【００６３】
本発明に係る半導体装置の製造方法において、上記第３の絶縁膜を形成する工程の後に、上記第３の絶縁膜に開口部を形成する工程と、上記導電型の半導体領域をシリサイド化する工程とを備えることが好ましい。
【００６４】
このようにすると、シリサイド化の前に行うエッチングで生じるポリシリコンの消失現象を防いで、信頼性の高い半導体装置の製造方法を提供できる。
【００６５】
本発明に係る半導体装置の製造方法において、上記パターニングされた導電型の半導体領域から上記第１の絶縁膜及び上記第２の絶縁膜の外部への平均したリーク電流密度の絶対値は、上記パターニングされた導電型の半導体領域と上記第１の絶縁膜及び上記第２の絶縁膜の外部との電位差の絶対値が１．５Ｖのときに少なくともどちらかの極性において１×１０−１０（Ａ／ｍｍ２ ）以上であることが好ましい。
【００６６】
このようにすると、ポリシリコンの消失現象を極めて効果的に防止することができる。
【００６７】
本発明に係る半導体装置の製造方法は、半導体基板の上に第１の絶縁膜を形成する工程と、上記第１の絶縁膜の上面にノンドープ型の半導体膜を形成する工程と、上記ノンドープ型の半導体膜に不純物をドーピングして導電型の半導体領域を形成する工程と、上記導電型の半導体領域をパターニングする工程と、上記第１の絶縁膜の上面に、上記パターニングされた上記導電型の半導体領域を覆うように上記第１の絶縁膜よりもリーク電流密度が高い第２の絶縁膜を形成する工程とを備えるものである。
【００６８】
本発明に係る半導体装置の製造方法によると、第２の絶縁膜がパターニングされた導電型の半導体領域内の電荷を第２の絶縁膜の外部へ放出するリークパスの役割を担うため、後に第２の絶縁膜をエッチングする際に生じるポリシリコンが消失する現象を防止することができる。
【００６９】
本発明に係る半導体装置の製造方法において、上記第２の絶縁膜を形成する工程の後に、上記第２の絶縁膜に開口部を形成する工程と、上記導電型の半導体領域をシリサイド化する工程とを備えることが好ましい。
【００７０】
このようにすると、シリサイド化の前に行うエッチングで生じるポリシリコンの消失現象を防いで、信頼性の高い半導体装置の製造方法を提供できる。
【００７１】
本発明に係る半導体装置の製造方法において、上記パターニングされた導電型の半導体領域から上記第２の絶縁膜の外部への平均したリーク電流密度の絶対値は、上記パターニングされた上記導電型の半導体領域と上記第２の絶縁膜の外部との電位差の絶対値が１．５Ｖのときに少なくともどちらかの極性において１×１０−１０（Ａ／ｍｍ２ ）以上であることが好ましい。
【００７２】
このようにすると、ポリシリコンの消失現象を極めて効果的に防止することができる。
【００７３】
本発明に係る半導体装置の製造方法において、上記パターニングされた導電型の半導体領域は、第１導電型の半導体領域及び第２導電型の半導体領域よりなることが好ましい。
【００７４】
本発明に係る半導体装置の製造方法において、上記開口部を形成する工程は、上記第３の絶縁膜に対してレジストパターンをマスクにウェットエッチングを行って上記開口部を形成する工程であることが好ましい。
【００７５】
このようにすると、ウェットエッチングにおいて発生するポリシリコンの消失現象を効果的に防止することができる。
【００７６】
本発明に係る半導体装置の製造方法において、上記ウェットエッチングは、フッ素イオンを含む薬液を用いて行われることが好ましい。
【００７７】
このようにすると、フッ素イオンを含む薬液を用いたウェットエッチングにおいて発生するポリシリコンの消失現象を効果的に防止することができる。
【００７８】
本発明に係る半導体装置の製造方法において、上記フッ素イオンを含んだ薬液は、フッ酸又はバッファードフッ酸であることが好ましい。
【００７９】
このようにすると、フッ酸又はバッファードフッ酸を用いたウェットエッチングにおいて発生するポリシリコンの消失現象を効果的に防止することができる。
【００８０】
本発明に係る半導体装置の製造方法において、上記第２の絶縁膜は、互いに異なるリーク電流密度が異なる２種類以上の絶縁膜からなることが好ましい。
【００８１】
本発明に係る半導体装置の製造方法において、上記第１の絶縁膜と上記第２の絶縁膜とは、膜厚、膜質及び膜種のうちの少なくとも１つが互いに異なることが好ましい。
【００８２】
本発明に係る半導体装置の製造方法において、上記第３の絶縁膜は、シリコン酸化膜、シリコン窒化膜、常圧下で形成されたノンドープ型のシリコン酸化膜、減圧下で形成されたＴＥＯＳ膜又は熱酸化膜であることが好ましい。
【００８３】
本発明に係る半導体装置の製造方法において、上記第２の絶縁膜は、シリコン酸化膜、シリコン窒化膜、常圧下で形成されたノンドープ型のシリコン酸化膜、減圧下で形成されたＴＥＯＳ膜又は熱酸化膜であることが好ましい。
【００８４】
本発明に係る半導体装置の製造方法において、上記第２の絶縁膜は、熱処理条件を変えることによって、上記第１の絶縁膜よりもリーク電流密度が高くなるように形成されていることが好ましい。
【００８５】
本発明に係る半導体装置の製造方法において、上記第２の絶縁膜は、膜厚、膜質及び膜種のうちの少なくとも１つを変えることによって、上記第１の絶縁膜よりもリーク電流密度が高くなるように形成されていることが好ましい。
【００８６】
本発明に係る半導体装置の製造方法において、上記第２の絶縁膜は、上記導電型の半導体領域の下に形成されていることが好ましい。
【００８７】
また、上記課題を解決するために、本発明に係る半導体装置は、半導体基板の上に互いに接するように形成された第１の絶縁膜及び第２の絶縁膜と、上記第１の絶縁膜及び上記第２の絶縁膜の上面に形成された導電型の半導体膜と、上記導電型の半導体膜の上面における両側部を除く領域に形成された第３の絶縁膜と、上記導電型の半導体膜の上面における両側部に形成された導電膜とを備え、上記第２の絶縁膜は、上記第１の絶縁膜よりもリーク電流密度が高いものである。
【００８８】
本発明に係る半導体装置によると、第２の絶縁膜が導電型の半導体領域内の電荷を半導体基板側へ放出するリークパスの役割を担うため、後に第３の絶縁膜をエッチングする際に生じるポリシリコンが消失する現象を防止することができる。
【００８９】
本発明に係る半導体装置は、半導体基板の上に形成された第１の絶縁膜と、上記第１の絶縁膜の上面に形成された導電型の半導体膜と、上記導電型の半導体膜の上面における両側部を除く領域に形成された第２の絶縁膜と、上記導電型の半導体膜の上面における両側部に形成された導電膜とを備え、上記第２の絶縁膜は、上記第１の絶縁膜よりもリーク電流密度が高いものである。
【００９０】
本発明に係る半導体装置によると、第２の絶縁膜が導電型の半導体領域内の電荷を第２の絶縁膜の外部へ放出するリークパスの役割を担うため、後に第２の絶縁膜をエッチングする際に生じるポリシリコンが消失する現象を防止することができる。
【００９１】
本発明に係る半導体装置において、上記第２の絶縁膜は、シリコン酸化膜、シリコン窒化膜、常圧下で形成されたノンドープ型のシリコン酸化膜、減圧下で形成されたＴＥＯＳ膜又は熱酸化膜であることが好ましい。
【００９２】
本発明に係る半導体装置において、上記第２の絶縁膜は、熱処理条件を変えることによって、上記第１の絶縁膜よりもリーク電流密度が高くなるように形成されていることが好ましい。
【００９３】
本発明に係る半導体装置において、上記第２の絶縁膜は、膜厚、膜質及び膜種のうちの少なくとも１つを変えることによって、上記第１の絶縁膜よりもリーク電流密度が高くなるように形成されていることが好ましい。
【００９４】
本発明に係る半導体装置において、上記導電型の半導体領域から上記第２の絶縁膜の外部への平均したリーク電流密度の絶対値は、上記導電型の半導体領域と上記第２の絶縁膜の外部との電位差の絶対値が１．５Ｖのときに少なくともどちらかの極性において１×１０−１０（Ａ／ｍｍ２ ）以上であることが好ましい。
【００９５】
本発明に係る半導体装置において、上記導電膜は、金属シリサイド膜又は高融点金属膜であることが好ましい。
【００９６】
本発明に係る半導体装置は、半導体基板の上に互いに接するように形成された第１の絶縁膜及び第２の絶縁膜と、上記第１の絶縁膜及び上記第２の絶縁膜の上面に形成された導電型の半導体膜と、上記導電型の半導体膜の上面に形成された導電膜とを備え、上記第２の絶縁膜は、上記第１の絶縁膜よりもリーク電流密度が高いものである。
【００９７】
本発明に係る半導体装置によると、第２の絶縁膜が導電型の半導体領域内の電荷を半導体基板側へ放出するリークパスの役割を担うため、後に導電型の半導体領域の上に堆積された絶縁膜をエッチングする際に生じるポリシリコンが消失する現象を防止することができる。
【００９８】
本発明に係る半導体装置において、上記導電膜は、金属シリサイド膜又は高融点金属膜であることが好ましい。
【００９９】
本発明に係る半導体装置は、半導体基板の上に互いに接するように形成された第１の絶縁膜及び第２の絶縁膜と、上記第１の絶縁膜及び上記第２の絶縁膜の上面に形成された導電型の半導体膜と、上記導電型の半導体膜の上面に形成された第３の絶縁膜と、上記第３の絶縁膜の上面に形成された導電膜とを備え、上記第２の絶縁膜は、上記第１の絶縁膜よりもリーク電流密度が高いものである。
【０１００】
本発明に係る半導体装置によると、第２の絶縁膜が導電型の半導体領域内の電荷を半導体基板側へ放出するリークパスの役割を担うため、後に第３の絶縁膜をエッチングする際に生じるポリシリコンが消失する現象を防止することができる。
【０１０１】
本発明に係る半導体装置において、上記第２の絶縁膜は、互いに異なるリーク電流密度が異なる２種類以上の絶縁膜からなることが好ましい。
【０１０２】
本発明に係る半導体装置において、上記第１の絶縁膜と上記第２の絶縁膜とは、膜厚、膜質及び膜種のうちの少なくとも１つが互いに異なることが好ましい。
【０１０３】
本発明に係る半導体装置において、上記第３の絶縁膜は、シリコン酸化膜、シリコン窒化膜、常圧下で形成されたノンドープ型のシリコン酸化膜、減圧下で形成されたＴＥＯＳ膜又は熱酸化膜であることが好ましい。
【０１０４】
本発明に係る半導体装置において、上記第２の絶縁膜は、上記導電型の半導体領域の下に形成されていることが好ましい。
【０１０５】
本発明に係る半導体装置において、上記導電型の半導体領域から上記第１の絶縁膜及び上記第２の絶縁膜の外部への平均したリーク電流密度の絶対値は、上記導電型の半導体領域と上記第１の絶縁膜及び上記第２の絶縁膜の外部との電位差の絶対値が１．５Ｖのときに少なくともどちらかの極性において１×１０−１０（Ａ／ｍｍ２ ）以上であることが好ましい。
【０１０６】
本発明に係る半導体装置において、上記導電型の半導体膜は、シリコン膜であることが好ましい。
【０１０７】
本発明に係る半導体装置において、上記導電型の半導体領域は、第１導電型の半導体領域及び第２導電型の半導体領域よりなることが好ましい。
【０１０８】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について図１〜図４を参照しながら説明する。
【０１０９】
図１〜図３は本発明の第１の実施形態に係る半導体装置及びその製造方法を説明するための図であり、図１（ａ）、図２（ａ）及び（ｂ）は断面図であり、図１（ｂ）及び図３は平面図である。
【０１１０】
図１（ａ）に示すように、シリコン基板１０１の上にシリコン酸化膜を形成した後、該シリコン酸化膜に対してレジストパターンをマスクにフッ酸を用いてエッチングを行いシリコン酸化膜を部分的に除去する。続いて、レジストを除去した後に酸素を供給すると、シリコン酸化膜の残存領域には第１のシリコン酸化膜１０２が形成される一方、シリコン酸化膜が除去された領域には第２のシリコン酸化膜１０３が形成される。このとき、第２のシリコン酸化膜１０３の膜厚としては、電荷が容易にトンネリングすることが可能な膜厚に形成しておく。
【０１１１】
次に、第１のシリコン酸化膜１０２と第２のシリコン酸化膜１０３との上にポリシリコン膜１０４を堆積する。続いて、レジストパターンをマスクにボロン（Ｂ）イオンを注入してポリシリコン膜１０４の中にｐ型の半導体領域１０４Ａを形成する。このとき、図１（ｂ）に示すように、ｐ型の半導体領域１０４Ａはノンドープ型の半導体領域１０４Ｂに取り囲まれて島状に孤立して存在しており、また、孤立したｐ型の半導体領域１０４Ａの下には第２のシリコン酸化膜１０３が存在している。続いて、ポリシリコン膜１０４の上に、第３のシリコン酸化膜１０５を形成し、７５０度で熱処理を施した後、レジストパターンをマスクにバッファードフッ酸を用いたエッチングを行って抵抗体及び容量素子を形成したい個所以外の第３のシリコン酸化膜１０５を除去し、シリコン酸化膜１０５Ａを形成する。このとき、第２のシリコン酸化膜１０３はリークパスの役割を担い、ｐ型の半導体領域１０４内の電荷は第２のシリコン酸化膜１０３を介してシリコン基板１０１側へ放出されるため、エッチングを行う際のポリシリコンの消失現象の発生を防止することができる。
【０１１２】
この後、ポリメタルゲートを形成する場合は、ＴｉＮ膜１０６、Ｗ膜１０７及びＳｉＮ膜１０８を堆積後、パターニングを行って、ポリメタルゲート電極を形成すると共に、ポリシリコン抵抗体及び容量素子を形成する。すなわち、ＴｉＮ膜１０６、Ｗ膜１０７を順に堆積した後、ＳｉＮ膜１０８を減圧下で堆積する。次に、レジストをＳｉＮ膜１０８の上に堆積した後、ポリシリコン抵抗体の両端となる個所、ゲート電極を形成する個所、及び容量素子となる個所のレジストをパターニングにより残した後、ハードマスクとしてのＳｉＮ膜１０８をドライエッチングにより除去してパターニングを行う。次に、レジストを除去した後、ドライエッチングを行うことにより、ポリメタルゲート電極が形成されると共に、ポリシリコン抵抗体及び容量素子が形成される（図２参照）。また、電荷のリークパスとしての役割を担う第２のシリコン酸化膜１０３を形成する個所としては、島状に孤立したｐ型の半導体領域１０４Ａの下に形成し、図２（ａ）に示すように後にポリシリコン抵抗体となる位置に形成してもよいし、またゲート電極、又は容量素子となる位置に形成してもよい。また、図２（ｂ）に示すように、ゲートドライエッチングによりゲートがなくなる位置に形成してもよいし、ダミーのゲートとなる位置に形成してもよい。
【０１１３】
また、前述ではポリシリコン膜１０４の中にｐ型の半導体領域１０４Ａを形成したが、ｐ型の半導体領域１０４Ａの代わりにｎ型の半導体領域を形成してもよい。この場合は、ｎ型の半導体領域がノンドープ型の半導体領域に取り囲まれていることになるが、ｐ型の半導体領域１０４Ａを形成された場合と同様に、島状に孤立したｎ型の半導体領域の下に第２のシリコン酸化膜１０３が位置するように形成されることが必要である。
【０１１４】
また、一般にポリシリコン膜１０４に形成する導電型の半導体領域がノンドープ型の半導体領域に囲まれていれば、導電型の半導体領域を構成するシリコンの極性はｎ型の半導体領域又はｐ型の半導体領域のいずれか一方に限る必要はなく、図３に示すように、一領域以上のｎ型の半導体領域１０４Ｃと一領域以上のｐ型の半導体領域１０４Ａの複合体がノンドープ型の半導体領域１０４Ｂに囲まれている場合であってもよい。また、この場合は、ｐ型の半導体領域１０４Ａとｎ型の半導体領域１０４Ｃとのそれぞれの領域の下に第２のシリコン酸化膜１０３が形成されることが望ましい。
【０１１５】
次に、図４はｐ型の半導体領域１０４Ａからシリコン基板１０１へのリーク電流の平均電流密度とポリシリコンが消失する面密度との関係を示す図である。図４では、ｐ型の半導体領域１０４Ａの面積を一定として、第１のシリコン酸化膜１０２と第２のシリコン酸化膜１０３との面積比、及び第２のシリコン酸化膜１０３の膜厚を様々な値にして作製した素子を用いて評価している。
【０１１６】
図４に示すように、ポリシリコンが消失する面密度はリーク電流の平均電流密度の増加と共に減少し、平均電流密度が１×１０−１０（Ａ／ｍｍ２）以上になるとポリシリコンの消失は全く発生しなくなることがわかる。なお、シリコン基板１０１はｐ型とし、また測定電圧としてシリコン基板１０１側が電荷を蓄積する側となる方向に１．５Ｖの電圧を印加している。なお、ここでリーク電流の平均電流密度とは、個々の島状のｐ型半導体領域から流れる電流をこの半導体領域が占める面積で割ったものである。
【０１１７】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について図５を参照しながら説明する。
【０１１８】
図５（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置及びその製造方法を説明するための図であり、（ａ）は断面図、（ｂ）及び（ｃ）は平面図である。
【０１１９】
図５（ａ）に示すように、シリコン基板２０１の上に第１のシリコン酸化膜２０２を形成した後、該第１のシリコン酸化膜２０２の上にポリシリコン膜２０３を堆積する。続いて、レジストパターンをマスクにボロン（Ｂ）イオンを注入してポリシリコン膜２０３の中にｐ型の半導体領域２０３Ａを形成する。このとき、図５（ｂ）に示すように、ｐ型の半導体領域２０３Ａはノンドープ型の半導体領域２０３Ｂに取り囲まれて島状に孤立して存在している。続いて、ポリシリコン酸化膜２０３の上に、第２のシリコン酸化膜２０４を形成する。続いて、レジストパターンをマスクにバッファードフッ酸を用いたエッチングを行って抵抗体、及び容量素子を形成したい個所以外の第２のシリコン酸化膜２０４を除去し、シリコン酸化膜２０４Ａを形成する。このとき、第２のシリコン酸化膜２０４に対して熱処理を施さないため絶縁膜といえどもリーク電流密度が高いので、第２のシリコン酸化膜２０４はｐ型の半導体領域２０３Ａ内の電荷のリークパスの役割を担い、ｐ型の半導体領域２０３Ａ内の電荷は第２のシリコン酸化膜２０４を介して外部へ放出されるため、エッチングを行う際のポリシリコンの消失現象の発生を防止することができる。
【０１２０】
この後、ポリメタルゲートを形成する場合は、ＴｉＮ膜、Ｗ膜及びＳｉＮ膜を堆積後、パターニングを行って、ポリメタルゲート電極を形成すると共に、ポリシリコン抵抗体及び容量素子を形成する（図示せず）。すなわち、ＴｉＮ膜、Ｗ膜を順に堆積した後、減圧下でＳｉＮ膜を堆積する。次に、レジストをＳｉＮ膜の上に堆積した後、ポリシリコン抵抗体の両端となる個所、ゲート電極を形成する個所、及び容量素子となる個所のレジストをパターニングにより残した後、ハードマスクとしてのＳｉＮ膜をドライエッチングにより除去してパターニングを行う。次に、レジストを除去した後、ドライエッチングを行うことにより、ポリメタルゲート電極が形成されると共に、ポリシリコン抵抗体及び容量素子が形成される。
【０１２１】
また、前述ではポリシリコン膜２０３の中にｐ型の半導体領域２０３Ａを形成したが、ｐ型の半導体領域２０３Ａの代わりにｎ型の半導体領域を形成してもよい。この場合は、ｎ型の半導体領域がノンドープ型の半導体領域に取り囲まれていることになる。
【０１２２】
また、一般にポリシリコン膜２０３に形成する導電型の半導体領域がノンドープ型の半導体領域に囲まれていれば、導電型の半導体領域を構成するシリコンの極性はｎ型の半導体領域又はｐ型の半導体領域のいずれか一方に限る必要はなく、図５（ｃ）に示すように、一領域以上のｎ型の半導体領域２０３Ｃと一領域以上のｐ型の半導体領域２０４Ａの複合体がノンドープ型の半導体領域２０３Ｂに囲まれている場合であってもよい。
【０１２３】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置及びその製造方法について図６〜図８を参照しながら説明する。
【０１２４】
図６〜図８は本発明の第３の実施形態に係る半導体装置及びその製造方法を説明するための図であり、図６（ａ）、図７（ａ）及び（ｂ）は断面図であり、図６（ｂ）及び図８は平面図である。
【０１２５】
図６（ａ）に示すように、シリコン基板３０１の上にシリコン酸化膜を形成した後、該シリコン酸化膜に対してレジストパターンをマスクにフッ酸を用いてエッチングを行いシリコン酸化膜を部分的に除去する。続いて、レジストを除去した後に酸素を供給すると、シリコン酸化膜の残存領域には第１のシリコン酸化膜３０２が形成される一方、シリコン酸化膜が除去された領域には第２のシリコン酸化膜３０３が形成される。このとき、第２のシリコン酸化膜３０３の膜厚としては、電荷が容易にトンネリングすることが可能な膜厚に形成しておく。
【０１２６】
次に、第１のシリコン酸化膜３０２と第２のシリコン酸化膜３０３との上にポリシリコン膜３０４を堆積する。続いて、レジストパターンをマスクにボロン（Ｂ）イオンを注入してポリシリコン膜３０４の中にｐ型の半導体領域３０４Ａを形成する。続いて、再びレジストパターンをマスクにリン（Ｐ）イオンを注入してポリシリコン膜３０４の中にｎ型の半導体領域３０４Ｂを形成する。このとき、図６（ｂ）に示すように、ｐ型の半導体領域３０４Ａはｎ型の半導体領域３０４Ｂに取り囲まれて島状に孤立して存在しており、また、孤立したｐ型の半導体領域３０４Ａの下には第２のシリコン酸化膜３０３が存在している。続いて、ポリシリコン膜３０４の上に、第３のシリコン酸化膜３０５を形成し、７５０度で熱処理を施した後、レジストパターンをマスクにバッファードフッ酸を用いたエッチングを行って抵抗体及び容量素子を形成したい個所以外の第３のシリコン酸化膜３０５を除去し、シリコン酸化膜３０５Ａを形成する。このとき、第２のシリコン酸化膜３０３はリークパスの役割を担い、ｐ型の半導体領域３０４内の電荷は第２のシリコン酸化膜３０３を介してシリコン基板３０１側へ放出されるため、エッチングを行う際のポリシリコンの消失現象の発生を防止することができる。
【０１２７】
この後、ポリメタルゲートを形成する場合は、ＴｉＮ膜３０６、Ｗ膜３０７及びＳｉＮ膜３０８を堆積後、パターニングを行って、ポリメタルゲート電極を形成すると共に、ポリシリコン抵抗体及び容量素子を形成する。すなわち、ＴｉＮ膜３０６、Ｗ膜３０７を順に堆積した後、減圧下でＳｉＮ膜３０８を堆積する。次に、レジストをＳｉＮ膜１０８の上に堆積した後、ポリシリコン抵抗体の両端となる個所、ゲート電極を形成する個所、及び容量素子となる個所のレジストをパターニングにより残した後、ハードマスクとしてのＳｉＮ膜３０８をドライエッチングにより除去してパターニングを行う。次に、レジストを除去した後、ドライエッチングを行うことにより、ポリメタルゲート電極が形成されると共に、ポリシリコン抵抗体及び容量素子が形成される（図７参照）。
【０１２８】
また、電荷のリークパスとしての役割を担う第２のシリコン酸化膜３０３を形成する個所としては、島状に孤立したｐ型の半導体領域３０４Ａの下に形成し、図７（ａ）に示すように後にポリシリコン抵抗体となる位置に形成してもよいし、またゲート電極、又は容量素子となる位置に形成してもよい。また、図７（ｂ）に示すように、ゲートドライエッチングによりゲートがなくなる位置に形成してもよいし、ダミーのゲートとなる位置に形成してもよい。
【０１２９】
また、前述ではｎ型の半導体領域３０４Ｂの中にｐ型の半導体領域３０４Ａを形成したが、ｎ型の半導体領域３０４Ｂとｐ型の半導体領域３０４Ａとを入れ替えてもよい。この場合は、図８に示すように、ｎ型の半導体領域３０４Ｂがｐ型の半導体領域３０４Ａに取り囲まれていることになるが、島状に孤立したｎ型の半導体領域３０４Ｂの下に第２のシリコン酸化膜３０３が位置するように形成されることが必要である。
【０１３０】
（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体装置及びその製造方法について図９を参照しながら説明する。
【０１３１】
図９（ａ）〜（ｃ）は本発明の第４の実施形態に係る半導体装置及びその製造方法を説明するための図であり、（ａ）は断面図、（ｂ）及び（ｃ）は平面図である。
【０１３２】
図９（ａ）に示すように、シリコン基板４０１の上に第１のシリコン酸化膜４０２を形成した後、該第１のシリコン酸化膜４０２の上にポリシリコン膜４０３を堆積する。続いて、レジストパターンをマスクにボロン（Ｂ）イオンを注入してポリシリコン膜４０３の中にｐ型の半導体領域４０３Ａを形成する。更に、再びレジストパターンをマスクにリン（Ｐ）イオンを注入してポリシリコン膜４０３の中にｎ型の半導体領域４０３Ｂを形成する。このとき、図９（ｂ）に示すように、ｐ型の半導体領域４０３Ａはｎ型の半導体領域４０３Ｂに取り囲まれて島状に孤立して存在している。続いて、ポリシリコン膜４０３の上に、第２のシリコン酸化膜４０４を形成する。続いて、レジストパターンをマスクにバッファードフッ酸を用いたエッチングを行って抵抗体、及び容量素子を形成したい個所以外の第２のシリコン酸化膜４０４を除去し、シリコン酸化膜４０４Ａを形成する。このとき、第２のシリコン酸化膜４０４に対して熱処理を施さないため絶縁膜といえどもリーク電流密度が高いので、第２のシリコン酸化膜４０４はｐ型の半導体領域２０３Ａ内の電荷のリークパスの役割を担い、ｐ型の半導体領域４０３Ａ内の電荷は第２のシリコン酸化膜４０４を介して外部へ放出されるため、エッチングを行う際のポリシリコンの消失現象の発生を防止することができる。
【０１３３】
この後、ポリメタルゲートを形成する場合は、ＴｉＮ膜、Ｗ膜及び形成されたＳｉＮ膜を堆積後、パターニングを行って、ポリメタルゲート電極を形成すると共に、ポリシリコン抵抗体及び容量素子を形成する（図示せず）。すなわち、ＴｉＮ膜、Ｗ膜を順に堆積した後、減圧下でＳｉＮ膜を堆積する。次に、レジストをＳｉＮ膜の上に堆積した後、ポリシリコン抵抗体の両端となる個所、ゲート電極を形成する個所、及び容量素子となる個所のレジストをパターニングにより残した後、ハードマスクとしてのＳｉＮ膜をドライエッチングにより除去してパターニングを行う。次に、レジストを除去した後、ドライエッチングを行うことにより、ポリメタルゲート電極が形成されると共に、ポリシリコン抵抗体及び容量素子が形成される。
【０１３４】
また、前述ではｎ型の半導体領域４０４Ｂの中にｐ型の半導体領域４０４Ａを形成したが、ｎ型の半導体領域４０４Ｂとｐ型の半導体領域４０４Ａとを入れ替えてもよいが、この場合は、図９（ｃ）示すように、ｎ型の半導体領域４０４Ｂがｐ型の半導体領域４０４Ａに取り囲まれていることになる。
【０１３５】
（第５の実施形態）
以下、本発明の第５の実施形態に係る半導体装置及びその製造方法について図１０を参照しながら説明する。
【０１３６】
図１０（ａ）〜（ｄ）は本発明の第５の実施形態に係る半導体装置及びその製造方法を説明するための断面図である。
【０１３７】
図１０（ａ）に示すように、シリコン基板５０１の上にシリコン酸化膜を形成した後、該シリコン酸化膜に対してレジストパターンをマスクにフッ酸を用いてエッチングを行いシリコン酸化膜を部分的に除去する。続いて、レジストを除去した後に酸素を供給すると、シリコン酸化膜の残存領域には第１のシリコン酸化膜５０２が形成される一方、シリコン酸化膜が除去された領域には第２のシリコン酸化膜５０３が形成される。このとき、第２のシリコン酸化膜５０３の膜厚としては、電荷が容易にトンネリングすることが可能な膜厚に形成しておく。
【０１３８】
次に、第１のシリコン酸化膜５０２と第２のシリコン酸化膜５０３との上にポリシリコン膜５０４を堆積する。続いて、レジストパターンをマスクにボロン（Ｂ）イオンを注入してポリシリコン膜５０４の中にｐ型の半導体領域５０４Ａを形成する。続いて、再びレジストパターンをマスクにリン（Ｐ）イオンを注入してポリシリコン膜５０４の中にｎ型の半導体領域５０４Ｂを形成する。その後、パターニングを行い、図１０（ａ）に示したパターニングされたｐ型の半導体領域５０４Ａ及びｎ型の半導体領域５０４Ｂから図１０（ｂ）に示すパターニングされたｐ型の半導体領域５０４Ａ’及びパターニングされたｎ型の半導体領域５０４Ｂ’を形成し、その後第３のシリコン酸化膜５０５を堆積し、７５０度で熱処理を施す。このとき、図１０（ｂ）に示すように、パターニングされたｐ型の半導体領域５０４Ａ’及びパターニングされたｎ型の半導体領域５０４Ｂ’は上下左右を第１のシリコン酸化膜５０２、第２のシリコン酸化膜５０３、及び第３のシリコン酸化膜５０５の絶縁膜に取り囲まれており、孤立したパターニングされたｐ型の半導体領域５０４Ａ’及びパターニングされたｎ型の半導体領域５０４Ｂ’のそれぞれの下には第２のシリコン酸化膜５０３が形成されている。このとき、第２のシリコン酸化膜５０３はリークパスの役割を担い、パターニングされたｐ型の半導体領域５０４Ａ’及びパターニングされたｎ型の半導体領域５０４Ｂ’内の電荷は第２のシリコン酸化膜５０３を通してシリコン基板５０１側へ放出されるため、後にエッチングを行う際のポリシリコンの消失現象の発生を防止することができる。
【０１３９】
なお、図１０（ｃ）に示すように、パターニングされたｐ型の半導体領域５０４Ａ’及びパターニングされたｎ型の半導体領域５０４Ｂ’がつながった領域がある場合では、パターニングされたｐ型の半導体領域５０４Ａ’及びパターニングされたｎ型の半導体領域５０４Ｂ’共にその下に第２のシリコン酸化膜５０３が形成されていることが望ましい。
【０１４０】
その後、図１０（ｄ）に示すように、レジストパターンをマスクにバッファードフッ酸を用いたエッチングを行って第３のシリコン酸化膜５０５の一部を除去する。このとき、第２のシリコン酸化膜５０３がリークパスの役割を果たし、ポリシリコンの消失現象の発生を防止するのである。
【０１４１】
（第６の実施形態）
以下、本発明の第６の実施形態に係る半導体装置及びその製造方法について図１１を参照しながら説明する。
【０１４２】
図１１は本発明の第６の実施形態に係る半導体装置及びその製造方法を説明するための図であり、（ａ）〜（ｄ）は断面図である。
【０１４３】
図１１（ａ）に示すように、シリコン基板６０１の上に第１のシリコン酸化膜６０２を形成した後、該第１のシリコン酸化膜６０２の上にポリシリコン膜６０３を堆積する。続いて、レジストパターンをマスクにボロン（Ｂ）イオンを注入してポリシリコン膜６０３の中にｐ型の半導体領域６０３Ａを形成する。更に、再びレジストパターンをマスクにリン（Ｐ）イオンを注入してポリシリコン膜６０３の中にｎ型の半導体領域６０３Ｂを形成する。その後、パターニングを行い、図１１（ａ）に示したｐ型の半導体領域６０３Ａ及びｎ型の半導体領域６０３Ｂから図１１（ｂ）に示すパターニングされたｐ型の半導体領域６０３Ａ’及びパターニングされたｎ型の半導体領域６０３Ｂ’を形成し、その後第２のシリコン酸化膜６０４を堆積する。このとき、図１１（ｂ）に示すように、パターニングされたｐ型の半導体領域６０３Ａ’及びパターニングされたｎ型の半導体領域６０３Ｂ’は上下左右を第１のシリコン酸化膜６０２及び第２のシリコン酸化膜６０４の絶縁膜に取り囲まれている。ここでは、第２のシリコン酸化膜６０４に対して熱処理を施さないので絶縁膜といえどもリーク電流密度が高いため、第２のシリコン酸化膜６０４はパターニングされたｐ型の半導体領域６０３Ａ’及びパターニングされたｎ型の半導体領域６０３Ｂ’内の電荷のリークパスの役割を担う。すなわち、パターニングされたｐ型の半導体領域６０３Ａ’及びパターニングされたｎ型の半導体領域６０３Ｂ’内の電荷は第２のシリコン酸化膜６０４を通して外部に放出される。なお、図１１（ｃ）に示すように、パターニングされたｐ型の半導体領域６０３Ａ’及びパターニングされたｎ型の半導体領域６０３Ｂ’がつながった領域がある場合であってもよい。
【０１４４】
その後、図１１（ｄ）に示すように、レジストパターンをマスクにバッファードフッ酸を用いたエッチングを行って第２のシリコン酸化膜６０４の一部を除去する。このとき、第２のシリコン酸化膜６０４がリークパスの役割を果たし、ポリシリコンの消失現象の発生を防止するのである。
【０１４５】
（第７の実施形態）
以下、本発明の第７の実施形態に係る半導体装置及びその製造方法について図１２を参照しながら説明する。
【０１４６】
図１２は本発明の第７の実施形態に係る半導体装置及びその製造方法を説明するための図であり、断面図を示している。
【０１４７】
図１２に示すように、シリコン基板７００に分離７０１を形成した後、前述した第３の実施形態と同様にしてポリメタルゲート電極及びポリシリコン抵抗体を形成する。
【０１４８】
すなわち、シリコン基板７００の上にシリコン酸化膜を形成した後、該シリコン酸化膜に対してレジストパターンをマスクにフッ酸を用いてエッチングを行いシリコン酸化膜を部分的に除去する。続いて、レジストを除去した後に酸素を供給すると、シリコン酸化膜の残存領域には第１のシリコン酸化膜７０２が形成される一方、シリコン酸化膜が除去された領域には第２のシリコン酸化膜７０３が形成される。このとき、第２のシリコン酸化膜７０３の膜厚としては、電荷が容易にトンネリングすることが可能な膜厚に形成しておく。
【０１４９】
次に、第１のシリコン酸化膜７０２と第２のシリコン酸化膜７０３との上にポリシリコン膜７０４を堆積する。続いて、レジストパターンをマスクにボロン（Ｂ）イオンを注入してポリシリコン膜７０４の中にｐ型の半導体領域を形成する。続いて、再びレジストパターンをマスクにリン（Ｐ）イオンを注入してポリシリコン膜７０４の中にｎ型の半導体領域を形成する。続いて、ｐ型の半導体領域の上に、第３のシリコン酸化膜を形成し、７５０度で熱処理を施した後、レジストパターンをマスクにバッファードフッ酸を用いたエッチングを行って抵抗体及び容量素子を形成したい個所以外の第３のシリコン酸化膜を除去し、シリコン酸化膜７０５を形成する。このとき、第２のシリコン酸化膜７０３はリークパスの役割を担い、ｐ型の半導体領域内の電荷は第２のシリコン酸化膜７０３を介してシリコン基板７００側へ放出されるため、エッチングを行う際のポリシリコンの消失現象の発生を防止することができる。
【０１５０】
この後、ＴｉＮ膜７０６、Ｗ膜７０７及びＳｉＮ膜７０８を堆積後、パターニングを行って、ポリシリコン抵抗体、ポリメタルゲート電極、及び容量素子（図示せず）を形成する。すなわち、ＴｉＮ膜７０６、Ｗ膜７０７を順に堆積した後、減圧下でＳｉＮ膜７０８を堆積する。次に、レジストをＳｉＮ膜７０８の上に堆積した後、ポリシリコン抵抗体の両端となる個所、ゲート電極を形成する個所、及び容量素子となる個所のレジストをパターニングにより残した後、ハードマスクとしてのＳｉＮ膜７０８をドライエッチングにより除去してパターニングを行う。次に、レジストを除去した後、ドライエッチングを行うことにより、ポリシリコン抵抗体、ポリメタルゲート電極、及び容量素子が形成される。
【０１５１】
次に、シリコン基板７００にポリメタルゲート電極をマスクとして不純物をドーピングし、低濃度不純物層７０９を形成する。続いて、シリコン基板７００の上に全面にわたってシリコン窒化膜を堆積し、その後該シリコン窒化膜に対して異方性エッチングを行うことにより、ゲート電極の壁面にサイドウォール７１０を形成する。その後、シリコン基板７００にポリメタルゲート電極及びサイドウォール７１０をマスクとして不純物をドーピングして高濃度不純物層７１１を形成する。
【０１５２】
そして、シリコン基板７００に対して、熱処理を施して、低濃度不純物層７０９及び高濃度不純物層７１１を活性化し、ソース及びドレイン部にコバルトシリサイド膜７１２を形成することによってＭＯＳトランジスタ、ポリシリコン抵抗体及び容量素子のいずれかを含む半導体装置を製造することができる。
【０１５３】
（第８の実施形態）
以下、本発明の第８の実施形態に係る半導体装置及びその製造方法について図１３を参照しながら説明する。
【０１５４】
図１３は本発明の第８の実施形態に係る半導体装置及びその製造方法を説明するための図であり、断面図を示している。
【０１５５】
図１３に示すように、シリコン基板８００に分離８０１を形成した後、前述した第４の実施形態と同様にしてポリメタルゲート電極及びポリシリコン抵抗体を形成する。
【０１５６】
すなわち、シリコン基板８０１の上に第１のシリコン酸化膜８０２を形成した後、該第１のシリコン酸化膜８０２の上にポリシリコン膜８０３を堆積する。続いて、レジストパターンをマスクにボロン（Ｂ）イオンを注入してポリシリコン膜８０３の中にｐ型の半導体領域を形成する。更に、再びレジストパターンをマスクにリン（Ｐ）イオンを注入してポリシリコン膜８０３の中にｎ型の半導体領域を形成する。このとき、ｐ型の半導体領域はｎ型の半導体領域に取り囲まれて島状に孤立して存在している。続いて、ポリシリコン膜８０３の上に、第２のシリコン酸化膜を形成する。続いて、レジストパターンをマスクにバッファードフッ酸を用いたエッチングを行って抵抗体、及び容量素子を形成したい個所以外の第２のシリコン酸化膜を除去し、シリコン酸化膜８０４を形成する。このとき、第２のシリコン酸化膜に対して熱処理を施さないため絶縁膜といえどもリーク電流密度が高いので、第２のシリコン酸化膜はｐ型の半導体領域内の電荷のリークパスの役割を担い、ｐ型の半導体領域８０３Ａ内の電荷は第２のシリコン酸化膜を介して外部へ放出されるため、エッチングを行う際のポリシリコンの消失現象の発生を防止することができる。
【０１５７】
この後、ＴｉＮ膜８０５、Ｗ膜８０６、及びＳｉＮ膜８０７を堆積後、ゲートパターニングを行い、ポリシリコン抵抗体、ポリメタルゲート電極及び容量素子（図示せず）を形成する。すなわち、ＴｉＮ膜８０５、Ｗ膜８０６を順に堆積した後、減圧下でＳｉＮ膜８０７を堆積する。次に、レジストをＳｉＮ膜８０７の上に堆積した後、ポリシリコン抵抗体の両端となる個所、ゲート電極を形成する個所、及び容量素子となる個所のレジストをパターニングにより残した後、ハードマスクとしてのＳｉＮ膜８０７をドライエッチングにより除去してパターニングを行う。次に、レジストを除去した後、ドライエッチングを行うことにより、ポリシリコン抵抗体、ポリメタルゲート電極、及び容量素子が形成される。
【０１５８】
次に、シリコン基板８００にポリメタルゲート電極をマスクとして不純物をドーピングし、低濃度不純物層８０８を形成する。続いて、シリコン基板８００の上に全面にわたってシリコン窒化膜を堆積し、その後該シリコン窒化膜に対して異方性エッチングを行うことにより、ゲート電極の壁面にサイドウォール８０９を形成する。その後、シリコン基板８００にポリメタルゲート電極及びサイドウォール８０９をマスクとして不純物をドーピングして高濃度不純物層８１０を形成する。
【０１５９】
そして、シリコン基板８００に対して、熱処理を施して、低濃度不純物層８０８及び高濃度不純物層８１０を活性化し、ソース及びドレイン部にコバルトシリサイド膜８１１を形成することによってＭＯＳトランジスタ、ポリシリコン抵抗体及び容量素子のいずれかを含む半導体装置を製造することができる。
【０１６０】
（第９の実施形態）
以下、本発明の第９の実施形態に係る半導体装置及びその製造方法について図１４を参照しながら説明する。
【０１６１】
図１４（ａ）及び（ｂ）は本発明の第９の実施形態に係る半導体装置及びその製造方法を説明するための断面図である。
【０１６２】
図１４（ａ）に示すように、シリコン基板９００に分離９０１を形成する。続いて、シリコン基板９００の上にシリコン酸化膜を形成した後、該シリコン酸化膜に対してレジストパターンをマスクにフッ酸を用いてエッチングを行いシリコン酸化膜を部分的に除去する。続いて、レジストを除去した後に酸素を供給すると、シリコン酸化膜の残存領域には第１のシリコン酸化膜９０２が形成される一方、シリコン酸化膜が除去された領域には第２のシリコン酸化膜９０３が形成される。このとき、第２のシリコン酸化膜９０３の膜厚としては、電荷が容易にトンネリングすることが可能な膜厚に形成しておく。
【０１６３】
次に、第１のシリコン酸化膜９０２と第２のシリコン酸化膜９０３との上にポリシリコン膜９０４を堆積する。続いて、レジストパターンをマスクにボロン（Ｂ）イオンを注入してポリシリコン膜９０４の中にｐ型の半導体領域９０４Ａを形成する。続いて、再びレジストパターンをマスクにリン（Ｐ）イオンを注入してポリシリコン膜９０４の中にｎ型の半導体領域９０４Ｂを形成する。その後、パターニングを行い、パターニングされたｐ型の半導体領域９０４Ａ及びパターニングされたｎ型の半導体領域９０４Ｂを形成する。
【０１６４】
次に、図１４（ｂ）に示すように、シリコン基板９００にパターニングされたｐ型の半導体領域９０４Ａ及びパターニングされたｎ型の半導体領域９０４Ｂをマスクとして不純物をドーピングし、低濃度不純物層９０５を形成する。続いて、シリコン基板９００の上に全面にわたってシリコン窒化膜を堆積し、その後該シリコン窒化膜に対して異方性エッチングを行うことにより、パターニングされたｐ型の半導体領域９０４Ａ及びパターニングされたｎ型の半導体領域９０４Ｂの壁面にサイドウォール９０６を形成する。その後、シリコン基板９００にパターニングされたｐ型の半導体領域９０４Ａ及びパターニングされたｎ型の半導体領域９０４Ｂ及びサイドウォール９０６をマスクとして不純物をドーピングし、高濃度不純物層９０７を形成する。
【０１６５】
次に、シリコン基板９００に対して熱処理を施して、低濃度不純物層９０５及び高濃度不純物層９０７を活性化する。なお、パターニングされたｐ型の半導体領域９０４Ａ又はパターニングされたｎ型の半導体領域９０４Ｂの形成については、パターニング前からボロンイオン等の注入により形成していてもよいが、パターニング前には注入をせずに高濃度の不純物をドーピングする際にパターニングされたｐ型の半導体領域９０４Ａ又はパターニングされたｎ型の半導体領域９０４Ｂへのドーピングを兼ねてもよい。続いて、ｐ型の半導体領域９０４Ａ及びパターニングされたｎ型の半導体領域９０４Ｂの上に、第３のシリコン酸化膜を形成し、８５０度で急速に加熱する。
【０１６６】
このとき、パターニングされたｐ型の半導体領域９０４Ａ及びパターニングされたｎ型の半導体領域９０４Ｂは上下左右を酸化膜である絶縁膜で取り囲まれ、また、パターニングされたｐ型の半導体領域９０４Ａ及びパターニングされたｎ型の半導体領域９０４Ｂのそれぞれの下には第２のシリコン酸化膜９０３が形成されている。このように、第２のシリコン酸化膜９０３はリークパスの役割を担い、パターニングされたｐ型の半導体領域９０４Ａ及びパターニングされたｎ型の半導体領域９０４Ｂ内の電荷は第２のシリコン酸化膜９０３を通してシリコン基板９００側に放出される。なお、図示していないが、パターニングされたｐ型の半導体領域９０４Ａ及びパターニングされたｎ型の半導体領域９０４Ｂがつながった領域がある場合では、パターニングされたｐ型の半導体領域９０４Ａ及びパターニングされたｎ型の半導体領域９０４Ｂ共にその下に第２のシリコン酸化膜９０３が形成されていることが望ましい。
【０１６７】
次に、レジストパターンをマスクにバッファードフッ酸を用いたエッチングを行って抵抗体を形成したい個所以外の第３のシリコン酸化膜を除去し、シリコン酸化膜９０８を形成する。このとき、第２のシリコン酸化膜９０３はリークパスの役割を担い、ｐ型の半導体領域９０４Ａ内の電荷は第２のシリコン酸化膜９０３を介してシリコン基板９００側へ放出されるため、エッチングを行う際のポリシリコンの消失現象の発生を防止することができる。
【０１６８】
続いて、該第３のシリコン酸化膜が除去された高濃度不純物層９０７及びパターニングされたｎ型の半導体領域９０４Ａ及びパターニングされたｐ型の半導体領域９０４Ｂにコバルトシリサイド膜９０９を形成することによって、ＭＯＳトランジスタ及びポリシリコン抵抗体を含む半導体装置を形成することができる。なお、シリコン酸化膜９０８はコバルトシリサイド化を妨げるため、図１４（ｂ）の左側はポリシリコン抵抗体となる。また、この後ポリシリコン抵抗体の両端のコバルトシリサイド膜９０９上にコンタクトを形成することになる（図示せず）。また、図１４（ｂ）の右側では、パターニングされたｎ型の半導体領域９０４Ｂがコバルトシリサイドゲート電極となっている。
【０１６９】
なお、前述では、パターニングされたｎ型の半導体領域９０４Ｂがコバルトシリサイドゲート電極になり、パターニングされたｐ型の半導体領域９０４Ａがコバルトシリサイド化されずにポリシリコン抵抗体となる場合について説明したが、パターニングされたｐ型の半導体領域９０４Ａをコバルトシリサイドゲート電極としてもよいし、またパターニングされたｎ型の半導体領域９０４Ｂをコバルトシリサイド化されずにポリシリコン抵抗体としてもよい。
【０１７０】
（第１０の実施形態）
以下、本発明の第１０の実施形態に係る半導体装置及びその製造方法について図１５を参照しながら説明する。
【０１７１】
図１５（ａ）及び（ｂ）は本発明の第１０の実施形態に係る半導体装置及びその製造方法を説明するための断面図である。
【０１７２】
図１５（ａ）に示すように、シリコン基板１０００に分離１００１を形成する。続いて、シリコン基板１０００の上に第１のシリコン酸化膜１００２を形成した後、該第１のシリコン酸化膜１００２の上にポリシリコン膜１００３を堆積する。続いて、レジストパターンをマスクにボロン（Ｂ）イオンを注入してポリシリコン膜１００３の中にｐ型の半導体領域１００３Ａを形成する。続いて、再びレジストパターンをマスクにリン（Ｐ）イオンを注入してポリシリコン膜１００３の中にｎ型の半導体領域１００３Ｂを形成する。その後、パターニングを行い、パターニングされたｐ型の半導体領域１００３Ａ及びパターニングされたｎ型の半導体領域１００３Ｂを形成する。
【０１７３】
次に、図１５（ｂ）に示すように、シリコン基板１０００にパターニングされたｐ型の半導体領域１００３Ａ及びパターニングされたｎ型の半導体領域１００３Ｂをマスクとして不純物をドーピングし、低濃度不純物層１００４を形成する。続いて、シリコン基板１０００の上に全面にわたってシリコン窒化膜を堆積し、その後該シリコン窒化膜に対して異方性エッチングを行うことにより、パターニングされたｐ型の半導体領域１００３Ａ及びパターニングされたｎ型の半導体領域１００３Ｂの壁面にサイドウォール１００５を形成する。その後、シリコン基板１０００にパターニングされたｐ型の半導体領域１００３Ａ及びパターニングされたｎ型の半導体領域１００３Ｂ及びサイドウォール１００５をマスクとして不純物をドーピングし、高濃度不純物層１００６を形成する。
【０１７４】
次に、シリコン基板１０００に対して熱処理を施して、低濃度不純物層１００４及び高濃度不純物層１００６を活性化する。なお、パターニングされたｐ型の半導体領域１００３Ａ又はパターニングされたｎ型の半導体領域１００３Ｂの形成については、パターニング前からボロンイオン等の注入により形成していてもよいが、パターニング前には注入をせずに高濃度の不純物をドーピングする際にパターニングされたｐ型の半導体領域１００３Ａ又はパターニングされたｎ型の半導体領域１００３Ｂへのドーピングを兼ねてもよい。続いて、パターニングされたｐ型の半導体領域１００３Ａ及びパターニングされたｎ型の半導体領域１００３Ｂの上に、第２のシリコン酸化膜を形成する。
【０１７５】
このとき、パターニングされたｐ型の半導体領域１００３Ａ及びパターニングされたｎ型の半導体領域１００３Ｂは上下左右を酸化膜である絶縁膜で取り囲まれている。第２のシリコン酸化膜には熱処理を施さないので絶縁膜といえどもリーク電流密度が高いため、第２のシリコン酸化膜はパターニングされたｐ型の半導体領域１００３Ａ内の電荷のリークパスの役割を担い、パターニングされたｐ型の半導体領域１００３Ａ内の電荷は第２のシリコン酸化膜を通して第２のシリコン酸化膜の外部へ放出される。なお、図示していないが、パターニングされたｐ型の半導体領域１００３Ａ及びパターニングされたｎ型の半導体領域１００３Ｂがつながった領域がある場合でもよい。
【０１７６】
次に、レジストパターンをマスクにバッファードフッ酸を用いたエッチングを行って抵抗体を形成したい個所以外の第２のシリコン酸化膜を除去し、シリコン酸化膜１００７を形成する。このとき、第２のシリコン酸化膜はリークパスの役割を担い、ｐ型の半導体領域１００３Ａの電荷は第２のシリコン酸化膜を介して外部へ放出されるため、エッチングを行う際のポリシリコンの消失現象の発生を防止することができる。
【０１７７】
続いて、該第２のシリコン酸化膜が除去された高濃度不純物層１００６及びパターニングされたｎ型の半導体領域１００３Ａ及びパターニングされたｐ型の半導体領域１００３Ｂにコバルトシリサイド膜１００８を形成することによって、ＭＯＳトランジスタ及びポリシリコン抵抗体を含む半導体装置を形成することができる。なお、シリコン酸化膜１００７はコバルトシリサイド化を妨げるため、図１５（ｂ）の左側はポリシリコン抵抗体となる。また、この後ポリシリコン抵抗体の両端のコバルトシリサイド膜１００８上にコンタクトを形成することになる（図示せず）。また、図１５（ｂ）の右側では、パターニングされたｎ型の半導体領域１００３Ｂがコバルトシリサイドゲート電極となっている。
【０１７８】
なお、前述では、パターニングされたｎ型の半導体領域１００３Ｂがコバルトシリサイドゲート電極になり、パターニングされたｐ型の半導体領域１００３Ａがコバルトシリサイド化されずにポリシリコン抵抗体となる場合について説明したが、パターニングされたｐ型の半導体領域１００３Ａをコバルトシリサイドゲート電極としてもよいし、またパターニングされたｎ型の半導体領域１００３Ｂをコバルトシリサイド化されずにポリシリコン抵抗体としてもよい。
【０１７９】
なお、前述の第１、第３、第５、第７、及び第９の実施形態で説明した第２のシリコン酸化膜については、その膜厚を薄くしなくてもリーク電流密度が高ければよいため、第２のシリコン酸化膜として例えば膜質や膜種を変えたものであってもよい。また、２種類以上のリーク電流密度を有する複数の膜から構成されていてもよい。
【０１８０】
また、前述の第１、第３、第５、第７、及び第９の実施形態で説明したポリシリコンの上に堆積するシリコン酸化膜は絶縁膜であればよいため、例えば、常圧下で形成されたノンドープのシリコン酸化膜（ＳＡ−ＮＳＧ膜）、窒化シリコン膜、又は減圧下で形成されたＴＥＯＳ膜等からなるシリコン酸化膜であってもよい。
【０１８１】
また、前述の第２、第４、第６、第８、及び第１０の実施形態で説明した電荷のリークパスとしての役割を担うシリコン酸化膜としては、リーク電流密度が高い常圧下で形成されたノンドープのシリコン酸化膜（ＳＡ−ＮＳＧ膜）が考えられるが、リーク電流密度が高い絶縁膜であれば膜質や膜種が変わってもよい。例えば、ＣＶＤ絶縁膜形成後の該絶縁膜の焼き締めの有無によってもリーク電流密度が変化し、焼き締めを行わない場合は高いリーク電流密度が得られる。
【０１８２】
【発明の効果】
本発明に係る半導体装置の製造方法によると、第１の絶縁膜及び第２の絶縁膜のうちの少なくとも一方が導電型の半導体領域内の電荷を第１の絶縁膜及び第２の絶縁膜の外部に放出するリークパスの役割を担うため、後に第２の絶縁膜をエッチングする際に生じるポリシリコンが消失する現象を防止することができる。その結果、ポリシリコンが消失することによって生じるゲートがオープンする不良を防ぐ。また、ポリシリコンが消失した個所にメタルが落ち込むことにより発生するゲートショート不良の原因を防ぎ、更にはゲート酸化膜の絶縁性が低下することを防いで信頼性を向上させる。
【図面の簡単な説明】
【図１】（ａ）は第１の実施形態に係る半導体装置及びその製造方法を説明するための断面図であり、（ｂ）は第１の実施形態に係る半導体装置及びその製造方法を説明するための平面図である。
【図２】（ａ）及び（ｂ）は第１の実施形態に係る半導体装置及びその製造方法を説明するための断面図である。
【図３】第１の実施形態に係る半導体装置及びその製造方法を説明するための平面図である。
【図４】リーク電流の平均電流密度とポリシリコンが消失する面密度との関係を示す図である。
【図５】（ａ）は第２の実施形態に係る半導体装置及びその製造方法を説明するための断面図であり、（ｂ）及び（ｃ）は第２の実施形態に係る半導体装置及びその製造方法を説明するための平面図である。
【図６】（ａ）は第３の実施形態に係る半導体装置及びその製造方法を説明するための断面図であり、（ｂ）は第３の実施形態に係る半導体装置及びその製造方法を説明するための平面図である。
【図７】（ａ）及び（ｂ）は第３の実施形態に係る半導体装置及びその製造方法を説明するための断面図である。
【図８】第３の実施形態に係る半導体装置及びその製造方法を説明するための平面図である。
【図９】（ａ）は第４の実施形態に係る半導体装置及びその製造方法を説明するための断面図であり、（ｂ）及び（ｃ）は第４の実施形態に係る半導体装置及びその製造方法を説明するための平面図である。
【図１０】（ａ）〜（ｄ）は第５の実施形態に係る半導体装置及びその製造方法を説明するための断面図である。
【図１１】（ａ）〜（ｄ）は第６の実施形態に係る半導体装置及びその製造方法を説明するための断面図である。
【図１２】第７の実施形態に係る半導体装置及びその製造方法を説明するための断面図である。
【図１３】第８の実施形態に係る半導体装置及びその製造方法を説明するための断面図である。
【図１４】（ａ）及び（ｂ）は第９の実施形態に係る半導体装置及びその製造方法を説明するための断面図である。
【図１５】（ａ）及び（ｂ）は第１０の実施形態に係る半導体装置及びその製造方法を説明するための断面図である。
【図１６】（ａ）〜（ｄ）は従来の半導体装置及びその製造方法を説明するための断面図である。
【図１７】（ａ）及び（ｂ）は従来の半導体装置及びその製造方法を説明するための断面図であり、（ｃ）はＳＥＭ像及びＦＩＢ像を示す図である。
【符号の説明】
１０１、２０１、３０１、４０１、５０１、６０１、７００、８００、９００、１０００ 基板
１０２、２０２、３０２、４０２、５０２、６０２、７０２、８０２、９０２、１００２ 第１のシリコン酸化膜
１０３、２０４、３０３、４０４、５０３、６０４、７０３、９０３ 第２のシリコン酸化膜
１０４、２０３、３０４、４０３、５０４、６０３、７０４、８０３、９０４、１００３ ポリシリコン膜
１０４Ａ、２０３Ａ、３０４Ａ、４０３Ａ、５０４Ａ、６０３Ａ、９０４Ａ、１００３Ａ ｐ型の半導体領域
１０４Ｂ、２０３Ｂ、ノンドープ型の半導体領域
１０５、３０５、５０５ 第３のシリコン酸化膜
１０６、３０６、７０６、８０５ ＴｉＮ膜
１０７、３０７、７０７、８０６ Ｗ膜
１０８、３０８、７０８、８０７ ＴｉＮ膜
１０４Ｃ、２０３Ｃ、３０４Ｂ、４０３Ｂ、５０４Ｂ、６０３Ｂ、９０４Ｂ、１００３Ｂ ｎ型の半導体領域
１０５Ａ、３０５Ａ、７０５、８０４、９０８、１００７ シリコン酸化膜
５０４Ａ’、６０３Ａ’ パターニングされたｐ型の半導体領域
５０４Ｂ’、６０４Ｂ’ パターニングされたｎ型の半導体領域
７０１、８０２、９０１ 分離
７０９、８０８、９０５、１００４ 低濃度不純物層
７１０、８０９、９０６、１００５ サイドウォール
７１１、８１０、９０７、１００６ 高濃度不純物層
７１２、８１１、９０９、１００８ コバルトシリサイド膜
Claims (56)
- 第１の絶縁膜の上面に導電型の半導体領域を形成する工程と、
前記導電型の半導体領域を覆うように第２の絶縁膜を形成する工程とを備え、
前記第１の絶縁膜及び前記第２の絶縁膜のうちの少なくとも一方は前記導電型の半導体領域内の電荷を前記第１の絶縁膜及び前記第２の絶縁膜の外部に放出するリークパスを有していることを特徴とする半導体装置の製造方法。 - 第１の絶縁膜の上面に導電型の半導体領域を形成する工程と、
前記第１の絶縁膜の上面に前記導電型の半導体領域の側面を覆うようにノンドープ型の半導体領域を形成する工程と、
前記導電型の半導体領域の上面に第２の絶縁膜を形成する工程とを備え、
前記第１の絶縁膜及び前記第２の絶縁膜のうちの少なくとも一方は前記導電型の半導体領域内の電荷を前記第１に絶縁膜及び前記第２の絶縁膜の外部に放出するリークパスを有していることを特徴とする半導体装置の製造方法。 - 前記導電型の半導体領域は、第１導電型の半導体領域及び第２導電型の半導体領域よりなることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
- 前記導電型の半導体領域から前記第１の絶縁膜及び前記第２の絶縁膜の外部への平均したリーク電流密度の絶対値は、前記導電型の半導体領域と前記第１の絶縁膜及び前記第２の絶縁膜の外部との電位差の絶対値が１．５Ｖのときに少なくともどちらかの極性において１×１０−１０（Ａ／ｍｍ２ ）以上であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
- 第１の絶縁膜の上面に第１導電型の半導体領域を形成する工程と、
前記第１の絶縁膜の上面に、前記第１導電型の半導体領域の側面を覆うように第２導電型の半導体領域を形成する工程と、
前記第１導電型の半導体領域の上面に第２の絶縁膜を形成する工程とを備え、
前記第１の絶縁膜及び前記第２の絶縁膜のうちの少なくとも一方は前記第１導電型の半導体領域内の電荷を前記第１の絶縁膜及び前記第２の絶縁膜の外部に放出するリークパスを有していることを特徴とする半導体装置の製造方法。 - 前記第１導電型の半導体領域から前記第１の絶縁膜及び前記第２の絶縁膜の外部への平均したリーク電流密度の絶対値は、前記第１導電型の半導体領域と前記第１の絶縁膜及び前記第２の絶縁膜の外部との電位差の絶対値がが１．５Ｖのときに少なくともどちらかの極性において１×１０−１０（Ａ／ｍｍ２）以上であることを特徴とする請求項５に記載の半導体装置の製造方法。
- 半導体基板の上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の一部分を除去する工程と、
前記半導体基板の上における前記第１の絶縁膜の一部分が除去された領域に、前記第１の絶縁膜よりもリーク電流密度が高い第２の絶縁膜を形成する工程と、
前記第１の絶縁膜及び前記第２の絶縁膜の上面にノンドープ型の半導体膜を形成する工程と、
前記ノンドープ型の半導体膜の一部に不純物をドーピングして島状に点在した導電型の半導体領域を形成する工程と、
前記導電型の半導体領域の上面に第３の絶縁膜を形成する工程とを備えることを特徴とする半導体装置の製造方法。 - 前記第３の絶縁膜を形成する工程の後に、
前記第３の絶縁膜に開口部を形成する工程と、
前記導電型の半導体領域及び前記開口部を有する第３の絶縁膜の上に高融点金属膜を堆積する工程と、
前記高融点金属膜の上に第４の絶縁膜を形成する工程と、
前記第４の絶縁膜に対してレジストパターンをマスクにエッチングを行う工程とを備えることを特徴とする請求項７に記載の半導体装置の製造方法。 - 前記導電型の半導体領域から前記第１の絶縁膜及び前記第２の絶縁膜の外部への平均したリーク電流密度の絶対値は、前記導電型の半導体領域と前記第１の絶縁膜及び前記第２の絶縁膜の外部との電位差の絶対値が１．５Ｖのときに少なくともどちらかの極性において１×１０−１０（Ａ／ｍｍ２ ）以上であることを特徴とする請求項７に記載の半導体装置の製造方法。
- 前記導電型の半導体領域は、第１導電型の半導体領域及び第２導電型の半導体領域よりなることを特徴とする請求項７に記載の半導体装置の製造方法。
- 前記第２の絶縁膜は、前記第１導電型の半導体領域及び第２導電型の半導体領域のそれぞれ下に形成されていることを特徴とする請求項１０に記載の半導体装置の製造方法。
- 半導体基板の上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の上面にノンドープ型半導体膜を形成する工程と、
前記ノンドープ型の半導体膜の一部に不純物をドーピングして島状に点在した導電型の半導体領域を形成する工程と、
前記導電型の半導体領域の上面に前記第１の絶縁膜よりもリーク電流密度が高い第２の絶縁膜を形成する工程とを備えることを特徴とする半導体装置の製造方法。 - 前記第２の絶縁膜を形成する工程の後に、
前記第２の絶縁膜に開口部を形成する工程と、
前記導電型の半導体領域及び前記開口部を有する第２の絶縁膜の上に高融点金属膜を堆積する工程と、
前記高融点金属膜の上に第３の絶縁膜を形成する工程と、
前記第３の絶縁膜に対してレジストパターンをマスクにエッチングを行う工程とを備えることを特徴とする請求項１２に記載の半導体装置の製造方法。 - 前記導電型の半導体領域から前記第２の絶縁膜の外部への平均したリーク電流密度の絶対値は、前記導電型の半導体領域と前記第２の絶縁膜の外部との電位差の絶対値が１．５Ｖのときに少なくともどちらかの極性において１×１０−１０（Ａ／ｍｍ２ ）以上であることを特徴とする請求項１２に記載の半導体装置の製造方法。
- 前記導電型の半導体領域は、第１導電型の半導体領域及び第２導電型の半導体領域よりなることを特徴とする請求項１２に記載の半導体装置の製造方法。
- 半導体基板の上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の一部分を除去する工程と、
前記半導体基板の上における前記第１の絶縁膜の一部分が除去された領域に、前記第１の絶縁膜よりもリーク電流密度が高い第２の絶縁膜を形成する工程と、
前記第１の絶縁膜及び前記第２の絶縁膜の上面にノンドープ型の半導体膜を形成する工程と、
前記ノンドープ型の半導体膜の一部に不純物をドーピングして島状に点在した第１導電型の半導体領域を形成する工程と、
前記ノンドープ型の半導体膜の一部に不純物をドーピングして前記第１導電型の半導体領域の周面を覆うように第２導電型の半導体領域を形成する工程と、
前記第１導電型の半導体領域の上面に第３の絶縁膜を形成する工程とを備えることを特徴とする半導体装置の製造方法。 - 前記第３の絶縁膜を形成する工程の後に、
前記第３の絶縁膜に開口部を形成する工程と、
前記第１導電型の半導体領域及び前記第２導電型の半導体領域及び前記開口部を有する第３の絶縁膜の上に高融点金属膜を堆積する工程と、
前記高融点金属膜の上に第４の絶縁膜を形成する工程と、
前記第４の絶縁膜に対してレジストパターンをマスクにエッチングを行う工程とを備えることを特徴とする請求項１６に記載の半導体装置の製造方法。 - 前記第１導電型の半導体領域から前記第１の絶縁膜及び前記第２の絶縁膜の外部への平均したリーク電流密度の絶対値は、前記第１導電型の半導体領域と前記第１の絶縁膜及び前記第２の絶縁膜の外部との電位差の絶対値がが１．５Ｖのときに少なくともどちらかの極性において１×１０−１０（Ａ／ｍｍ２ ）以上であることを特徴とする請求項１６に記載の半導体装置の製造方法。
- 半導体基板の上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の上面にノンドープ型の半導体膜を形成する工程と、
前記ノンドープ型の半導体膜の一部に不純物をドーピングして島状に点在した第１導電型の半導体領域を形成する工程と、
前記ノンドープ型の半導体膜の一部に不純物をドーピングして前記第１導電型の半導体領域の周面を覆うように第２導電型の半導体領域を形成する工程と、
前記第１導電型の半導体領域の上面に第２の絶縁膜を形成する工程とを備えることを特徴とする半導体装置の製造方法。 - 前記第２の絶縁膜を形成する工程の後に、
前記第２の絶縁膜に開口部を形成する工程と、
前記第１導電型の半導体領域、前記第２導電型の半導体領域及び前記開口部を有する第２の絶縁膜の上に高融点金属膜を堆積する工程と、
前記高融点金属膜の上に第３の絶縁膜を形成する工程と、
前記第３の絶縁膜に対してレジストパターンをマスクにエッチングを行う工程とを備えることを特徴とする請求項１９に記載の半導体装置の製造方法。 - 前記第１導電型の半導体領域から前記第２の絶縁膜の外部への平均したリーク電流密度の絶対値は、前記第１導電型の半導体領域と前記第２の絶縁膜の外部との電位差の絶対値が１．５Ｖのときに少なくともどちらかの極性において１×１０−１０（Ａ／ｍｍ２ ）以上であることを特徴とする請求項１９に記載の半導体装置の製造方法。
- 前記第２の絶縁膜は、ゲート電極の形成領域、抵抗体の形成領域、又は容量素子の形成領域に形成されていることを特徴とする請求項７又は１６に記載の半導体装置の製造方法。
- 半導体基板の上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の一部分を除去する工程と、
前記半導体基板の上における前記第１の絶縁膜の一部分が除去された領域に、前記第１の絶縁膜よりもリーク電流密度が高い第２の絶縁膜を形成する工程と、前記第１の絶縁膜及び前記第２の絶縁膜の上面にノンドープ型の半導体膜を形成する工程と、
前記ノンドープ型の半導体膜に不純物をドーピングして導電型の半導体領域を形成する工程と、
前記導電型の半導体領域をパターニングする工程と、
前記第１の絶縁膜及び前記第２の絶縁膜の上面に、前記パターニングされた導電型の半導体領域を覆うように第３の絶縁膜を形成する工程とを備えることを特徴とする半導体装置の製造方法。 - 前記第３の絶縁膜を形成する工程の後に、
前記第３の絶縁膜に開口部を形成する工程と、
前記導電型の半導体領域をシリサイド化する工程とを備えることを特徴とする請求項２３に記載の半導体装置の製造方法。 - 前記パターニングされた導電型の半導体領域から前記第１の絶縁膜及び前記第２の絶縁膜の外部への平均したリーク電流密度の絶対値は、前記パターニングされた導電型の半導体領域と前記第１の絶縁膜及び前記第２の絶縁膜の外部との電位差の絶対値が１．５Ｖのときに少なくともどちらかの極性において１×１０−１０（Ａ／ｍｍ２ ）以上であることを特徴とする請求項２３に記載の半導体装置の製造方法。
- 半導体基板の上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の上面にノンドープ型の半導体膜を形成する工程と、
前記ノンドープ型の半導体膜に不純物をドーピングして導電型の半導体領域を形成する工程と、
前記導電型の半導体領域をパターニングする工程と、
前記第１の絶縁膜の上面に、前記パターニングされた導電型の半導体領域を覆うように前記第１の絶縁膜よりもリーク電流密度が高い第２の絶縁膜を形成する工程とを備えることを特徴とする半導体装置の製造方法。 - 前記第２の絶縁膜を形成する工程の後に、
前記第２の絶縁膜に開口部を形成する工程と、
前記導電型の半導体領域をシリサイド化する工程とを備えることを特徴とする請求項２６に記載の半導体装置の製造方法。 - 前記パターニングされた導電型の半導体領域から前記第２の絶縁膜の外部への平均したリーク電流密度の絶対値は、前記パターニングされた前記導電型の半導体領域と前記第２の絶縁膜の外部との電位差の絶対値が１．５Ｖのときに少なくともどちらかの極性において１×１０−１０（Ａ／ｍｍ２ ）以上であることを特徴とする請求項２６に記載の半導体装置の製造方法。
- 前記パターニングされた導電型の半導体領域は、第１導電型の半導体領域及び第２導電型の半導体領域よりなることを特徴とする請求項２３又は２６に記載の半導体装置の製造方法。
- 前記開口部を形成する工程は、前記第３の絶縁膜に対してレジストパターンをマスクにウェットエッチングを行って前記開口部を形成する工程であることを特徴とする請求項８、１３、１７、２０、２４又は２７に記載の半導体装置の製造方法。
- 前記ウェットエッチングは、フッ素イオンを含む薬液を用いて行われることを特徴とする請求項８、１３、１７、２０、２４又は２７に記載の半導体装置の製造方法。
- 前記フッ素イオンを含む薬液は、フッ酸又はバッファードフッ酸であることを特徴とする請求項３１に記載の半導体装置の製造方法。
- 前記第２の絶縁膜は、リーク電流密度が互いに異なる２種類以上の絶縁膜からなることを特徴とする請求項７、１２、１６、１９、２３又は２５に記載の半導体装置の製造方法。
- 前記第１の絶縁膜と前記第２の絶縁膜とは、膜厚、膜質及び膜種のうちの少なくとも１つが互いに異なることを特徴とする請求項７、１２、１６、１９、２３又は２５に記載の半導体装置の製造方法。
- 前記第３の絶縁膜は、シリコン酸化膜、シリコン窒化膜、常圧下で形成されたノンドープ型のシリコン酸化膜、減圧下で形成されたＴＥＯＳ膜、又は熱酸化膜であることを特徴とする請求項７、１６又は２３に記載の半導体装置の製造方法。
- 前記第２の絶縁膜は、シリコン酸化膜、シリコン窒化膜、常圧下で形成されたノンドープ型のシリコン酸化膜、減圧下で形成されたＴＥＯＳ膜、又は熱酸化膜のいずれかであることを特徴とする請求項１２、１９、又は２６に記載の半導体装置の製造方法。
- 前記第２の絶縁膜は、熱処理条件を変えることによって、前記第１の絶縁膜よりもリーク電流密度が高くなるように形成されていることを特徴とする請求項１２、１９、２６に記載の半導体装置の製造方法。
- 前記第２の絶縁膜は、膜厚、膜質及び膜種のうちの少なくとも１つを変えることによって、前記第１の絶縁膜よりもリーク電流密度が高くなるように形成されていることを特徴とする請求項１２、１９、又は２６に記載の半導体装置の製造方法。
- 前記第２の絶縁膜は、前記導電型の半導体領域の下に形成されていることを特徴とする請求項７、１６、又は２３に記載の半導体装置の製造方法。
- 半導体基板の上に互いに接するように形成された第１の絶縁膜及び第２の絶縁膜と、
前記第１の絶縁膜及び前記第２の絶縁膜の上面に形成された導電型の半導体膜と、
前記導電型の半導体膜の上面における両側部を除く領域に形成された第３の絶縁膜と、
前記導電型の半導体膜の上面における両側部に形成された導電膜とを備え、
前記第２の絶縁膜は、前記第１の絶縁膜よりもリーク電流密度が高いことを特徴とする半導体装置。 - 半導体基板の上に形成された第１の絶縁膜と、
前記第１の絶縁膜の上面に形成された導電型の半導体膜と、
前記導電型の半導体膜の上面における両側部を除く領域に形成された第２の絶縁膜と、
前記導電型の半導体膜の上面における両側部に形成された導電膜とを備え、
前記第２の絶縁膜は、前記第１の絶縁膜よりもリーク電流密度が高いことを特徴とする半導体装置。 - 前記第２の絶縁膜は、シリコン酸化膜、シリコン窒化膜、常圧下で形成されたノンドープ型のシリコン酸化膜、減圧下で形成されたＴＥＯＳ膜又は熱酸化膜であることを特徴とする請求項４１に記載の半導体装置。
- 前記第２の絶縁膜は、熱処理条件を変えることによって、前記第１の絶縁膜よりもリーク電流密度が高くなるように形成されていることを特徴とする請求項４１に記載の半導体装置。
- 前記第２の絶縁膜は、膜厚、膜質及び膜種のうちの少なくとも１つを変えることによって、前記第１の絶縁膜よりもリーク電流密度が高くなるように形成されていることを特徴とする請求項４１に記載の半導体装置。
- 前記導電型の半導体領域から前記第２の絶縁膜の外部への平均したリーク電流密度の絶対値は、前記導電型の半導体領域と前記第２の絶縁膜の外部との電位差の絶対値が１．５Ｖのときに少なくともどちらかの極性において１×１０−１０（Ａ／ｍｍ２ ）以上であることを特徴とする請求項４１に記載の半導体装置。
- 前記導電膜は、金属シリサイド膜又は高融点金属膜であることを特徴とする請求項４０又は４１に記載の半導体装置。
- 半導体基板の上に互いに接するように形成された第１の絶縁膜及び第２の絶縁膜と、
前記第１の絶縁膜及び前記第２の絶縁膜の上面に形成された導電型の半導体膜と、
前記導電型の半導体膜の上面に形成された導電膜とを備え、
前記第２の絶縁膜は、前記第１の絶縁膜よりもリーク電流密度が高いことを特徴とする半導体装置。 - 前記導電膜は、金属シリサイド膜又は高融点金属膜であることを特徴とする請求項４７に記載の半導体装置。
- 半導体基板の上に互いに接するように形成された第１の絶縁膜及び第２の絶縁膜と、
前記第１の絶縁膜及び前記第２の絶縁膜の上面に形成された導電型の半導体膜と、
前記導電型の半導体膜の上面に形成された第３の絶縁膜と、
前記第３の絶縁膜の上面に形成された導電膜とを備え、
前記第２の絶縁膜は、前記第１の絶縁膜よりもリーク電流密度が高いことを特徴とする半導体装置。 - 前記第２の絶縁膜は、リーク電流密度が互いに異なる２種類以上の絶縁膜からなることを特徴とする請求項４０、４７、又は４９に記載の半導体装置。
- 前記第１の絶縁膜と前記第２の絶縁膜とは、膜厚、膜質及び膜種のうちの少なくとも１つが互いに異なることを特徴とする請求項４０、４７、又は４９に記載の半導体装置。
- 前記第３の絶縁膜は、シリコン酸化膜、シリコン窒化膜、常圧下で形成されたノンドープ型のシリコン酸化膜、減圧下で形成されたＴＥＯＳ膜又は熱酸化膜であることを特徴とする請求項４０、４７、又は４９に記載の半導体装置。
- 前記第２の絶縁膜は、前記導電型の半導体領域の下に形成されていることを特徴とする請求項４０、４７、又は４９に記載の半導体装置。
- 前記導電型の半導体領域から前記第１の絶縁膜及び前記第２の絶縁膜の外部への平均したリーク電流密度の絶対値は、前記導電型の半導体領域と前記第１の絶縁膜及び前記第２の絶縁膜の外部との電位差の絶対値が１．５Ｖのときに少なくともどちらかの極性において１×１０−１０（Ａ／ｍｍ２ ）以上であることを特徴とする請求項４０、４７、又は４９に記載の半導体装置。
- 前記導電型の半導体膜は、シリコン膜であることを特徴とする請求項４０、４１、４７、又は４９に記載の半導体装置。
- 前記導電型の半導体領域は、第１導電型の半導体領域及び第２導電型の半導体領域よりなることを特徴とする請求項４０、４１、４７、又は４９に記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003005668A JP2004221234A (ja) | 2003-01-14 | 2003-01-14 | 半導体装置及びその製造方法 |
| US10/752,684 US20040140508A1 (en) | 2003-01-14 | 2004-01-08 | Semiconductor device and method for fabricating the same |
| CNB2004100015662A CN1316559C (zh) | 2003-01-14 | 2004-01-13 | 半导体器件的制造方法以及半导体器件 |
| US12/424,894 US7851891B2 (en) | 2003-01-14 | 2009-04-16 | Semiconductor device and method for fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003005668A JP2004221234A (ja) | 2003-01-14 | 2003-01-14 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004221234A true JP2004221234A (ja) | 2004-08-05 |
Family
ID=32709027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003005668A Pending JP2004221234A (ja) | 2003-01-14 | 2003-01-14 | 半導体装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US20040140508A1 (ja) |
| JP (1) | JP2004221234A (ja) |
| CN (1) | CN1316559C (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US9048424B2 (en) | 2011-05-31 | 2015-06-02 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP4129009B2 (ja) * | 2005-05-31 | 2008-07-30 | 株式会社東芝 | 半導体集積回路装置 |
| US7332403B1 (en) | 2005-07-11 | 2008-02-19 | National Semiconductor Corporation | System and method for providing a buried thin film resistor having end caps defined by a dielectric mask |
| US7410879B1 (en) | 2005-07-11 | 2008-08-12 | National Semiconductor Corporation | System and method for providing a dual via architecture for thin film resistors |
| JP4458129B2 (ja) * | 2007-08-09 | 2010-04-28 | ソニー株式会社 | 半導体装置およびその製造方法 |
| US7829428B1 (en) | 2008-08-26 | 2010-11-09 | National Semiconductor Corporation | Method for eliminating a mask layer during thin film resistor manufacturing |
| US8524556B1 (en) * | 2012-03-14 | 2013-09-03 | United Microelectronics Corp. | Resistor and manufacturing method thereof |
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- 2003-01-14 JP JP2003005668A patent/JP2004221234A/ja active Pending
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- 2004-01-08 US US10/752,684 patent/US20040140508A1/en not_active Abandoned
- 2004-01-13 CN CNB2004100015662A patent/CN1316559C/zh not_active Expired - Fee Related
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- 2009-04-16 US US12/424,894 patent/US7851891B2/en not_active Expired - Fee Related
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| US9048424B2 (en) | 2011-05-31 | 2015-06-02 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US20040140508A1 (en) | 2004-07-22 |
| US20090206454A1 (en) | 2009-08-20 |
| US7851891B2 (en) | 2010-12-14 |
| CN1316559C (zh) | 2007-05-16 |
| CN1518061A (zh) | 2004-08-04 |
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Legal Events
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