JP3593825B2 - 半導体装置及びその製造方法、並びに固体撮像素子の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、絶縁ゲート型電界効果トランジスタ、いわゆるＭＩＳトランジスタを有してなる半導体装置及びその製造方法に係わる。また、本発明は、いわゆるＭＩＳトランジスタ（以下ＭＯＳトランジスタという）を画素として成る固体撮像素子の製造方法に係わる。
【０００２】
【従来の技術及び発明が解決しようとする課題】
例えばＭＩＳトランジスタを有してなる半導体装置を製造する際に、プラズマエッチング工程、イオン注入工程、レジストの剥離工程等において、プラズマを用いたプロセスが用いられている。
【０００３】
そして、半導体素子の微細化に伴いプラズマプロセス処理におけるＭＯＳトランジスタの受けるダメージが増大している。プラズマを使用する工程が増加し、またそのプラズマ密度が増加することによって、ゲート電極がチャージアップし、ゲート絶縁膜中を電流が流れ、最悪の場合にはゲート絶縁膜の破壊につながっている。
素子の微細化に伴いゲート絶縁膜の薄膜化が進むと、このプラズマダメージによりＭＩＳトランジスタの閾電圧Ｖｔｈのバラツキの増大を引き起こし、駆動電圧が低下しそのバラツキを許容できなくなってきている。
【０００４】
このようなプラズマダメージの軽減法としては、プラズマ装置の側では荷電粒子密度の低減を行っている。
また、素子自身の耐プラズマダメージ軽減法としては、次の手法がある。
例としてＭＩＳトランジスタ６１の基本パターンを図１９に示す。このＭＩＳトランジスタ６１は、素子分離されたアクティブ領域６２内に形成され、ゲート電極６４がアクティブ領域６２とその周囲のフィールド領域６３上に亘って形成されている。アクティブ領域６２には、図示しないがゲートを挟んでそれぞれソース及びドレインが形成され、これらソース及びドレインは、コンタクト部６５により上層の配線等に接続される。
このような構成のＭＩＳトランジスタ６１において、プラズマダメージを軽減するために、ゲート電極６４のアクティブ領域６２上の面積Ａに対して、アクティブ領域６２の周囲のフィールド領域６３上に乗っているゲート電極６４の面積Ａ′をできるだけ小さく設計する手法が用いられている。
これは、ゲート電極６４に入射した電荷は、ゲート絶縁膜のように薄いところを通ってシリコン基板に放電するので、アンテナとして働くゲート電極６４の全面積をできるだけ低減しようというものである。
【０００５】
しかしながら、製造工程にプラズマを使用する限り、その原理からしてゲート電極はチャージアップせざるをえず、必ずゲート酸化膜をトンネル電流が流れ、その漏れ電流とプラズマからの入射電流とがバランスするまで電位が上昇し、電流も流れてしまう。
その結果、ゲート絶縁膜中に固定電荷、界面準位を発生させてしまう。
また、その固定電荷や界面準位の発生の程度も、各トランジスタ毎にばらついてしまう。
【０００６】
このような現象が一旦発生すると、９００℃を越える高い温度で熱処理をしないと完全には回復しない。
素子の微細化に伴い、熱処理プロセスの低温化が進んでおり、プラズマダメージに起因するＶｔｈのムラが残存するようになってきている。
【０００７】
さらに、ゲートの加工工程以降においても、コンタクト部を介してＡｌ等による配線層を通して、後の平坦化工程や配線の加工工程におけるプラズマの入射電流が、同様にゲート絶縁膜を通して放電する傾向にある。
また、ゲート電極のポリシリコン層とその上のパターニングのためのレジストとの間に電位差が生じてしまい放電することもある。
【０００８】
以上のように、プラズマを使用して製造を行う限り、ゲート電極のチャージアップとそれに続くゲート絶縁膜から基板へのリーク電流は、これを完全に防止することができないため、結果としてトランジスタのＶｔｈのバラツキを抑制することが非常に困難であった。
【０００９】
ＭＯＳトランジスタからなるアナログ回路や、高速で駆動する回路では、Ｖｔｈのバラツキのために同じ入力電圧に対する出力信号量がトランジスタ毎に異なるため、出力信号の補正が必要になったり、伝搬遅延がトランジスタ毎に異なっていたりするため、大きな電圧や充分な動作マージンを持って設計する必要があり、素子の微細化の大きな妨げとなっていた。
【００１０】
一方、画素にＭＯＳトランジスタを含む固体撮像素子は、トランジスタ毎のＶｔｈのばらつきが一般的に存在する。ＣＭＤ（電荷変調デバイス），ＢＣＭＤ（バルクチャネル電荷変調デバイス）の１画素１トランジスタの素子はもちろん、ＡＰＳ（Ａｃｔｉｖｅ Ｐｉｘｅｌ Ｓｅｎｓｏｒ ）と呼ばれる４トランジスタ画素の素子においても、画像にＶｔｈのバラツキが発生している。このＶｔｈのバラツキを補正するために、大規模の回路システムを必要としている。そして、必ずしも充分に固定パターンノイズを除去できていない。
【００１１】
本来、どのトランジスタのＶｔｈも完全に一致していればよいが、製造条件のパラメータの揺らぎや前述のプラズマダメージを含めて各種ダメージの影響で、ゲート絶縁膜中の固定電荷や界面準位が画素毎に異なっている。
【００１２】
従来、このバラツキを除去する試みとしては、プラズマプロセス中のゲート電極の帯電量を低減するため、製造装置上における工夫や、デバイス側としては素子パターンの工夫が試みられてきた。その素子パターンの工夫としては、前述のＭＩＳトランジスタの場合と同様に、トランジスタのゲート電極がフィールド部にかかるのをできるだけ低減し、プラズマのイオンの入射面積を低減しようとするものであった。
【００１３】
しかし、１画素１トランジスタからなる固体撮像素子では、既にフィールド部上のゲート電極は存在しないのに、Ｖｔｈのムラはまだ残存している。つまり、従来の工夫が既にされた状態でも、まだプラズマの帯電ダメージが画質に問題を与える程度に残っていることになる。
そのため、従来これ以上のゲート電極の帯電は避けられないものとされていた。それを補うために回路的及びシステム的にゲート電極の帯電をキャンセルするため、素子が大きくなるとか、帯電をキャンセルするためのシステムが複雑かつ大規模になってしまい、素子が高価なものとなってしまっていた。
【００１４】
上述した問題の解決のために、本発明においては、トランジスタの閾値電圧Ｖｔｈのトランジスタ毎のバラツキを低減することにより、ゲート絶縁膜中の固定電荷や界面準位がなく動作の安定した半導体装置及びその製造方法、並びに固定パターンノイズが少なく画質の良好な固体撮像素子の製造方法を提供するものである。
【００１５】
【課題を解決するための手段】
本発明の半導体装置は、ＭＩＳトランジスタのゲート電極が、同一の電圧下でそのＭＩＳトランジスタのゲート絶縁膜より膜中のリーク電流が流れやすい絶縁膜からなるバイパス膜上にまで連続して形成され、ＭＩＳトランジスタのアクティブ領域に接して、バイパス膜の領域が設けられて成る構成とする。
【００１６】
本発明の半導体装置の製造方法は、ＭＩＳトランジスタのゲート絶縁膜より膜中のリーク電流が流れやすい絶縁膜からなるバイパス膜を形成し、このバイパス膜上にまで連続するゲート電極となる層を形成する工程と、このゲート電極となる層を通してイオン注入しＭＩＳトランジスタのソース・ドレインを形成する工程とを有し、バイパス膜を通して除電しながらゲート電極となる層からゲート電極を形成する加工処理を行う。
【００１８】
本発明の固体撮像素子の製造方法は、Ｐ型半導体ウエル領域内に形成された複数の画素ＭＯＳトランジスタを有する固体撮像素子の製造方法であって、Ｐ型半導体ウエル領域上に、画素ＭＯＳトランジスタのゲート絶縁膜と、このゲート絶縁膜より膜厚が薄いバイパス膜とを形成する工程と、ゲート絶縁膜及びバイパス膜を覆ってゲート電極となるポリシリコン層を形成する工程と、このポリシリコン層を通したイオン注入により、画素ＭＯＳトランジスタのソース領域及びドレイン領域を形成する工程とを有する。
【００１９】
上述の本発明の半導体装置によれば、ＭＩＳトランジスタのゲート電極が、同一の電圧下でそのＭＩＳトランジスタのゲート絶縁膜より膜中のリーク電流が流れやすい絶縁膜からなるバイパス膜上にまで連続して形成されて成ることにより、ゲート電極に入射した荷電粒子はバイパス膜の方を通じて基板側に流れるため、ＭＩＳトランジスタのチャネル上のゲート絶縁膜が帯電してＭＩＳトランジスタの特性が変化することを抑制できる。
【００２０】
上述の本発明の半導体装置の製造方法によれば、ゲート電極となる層を通してイオン注入しＭＩＳトランジスタのソース・ドレインを形成することにより、イオン注入の際にゲート電極へ入射した荷電粒子がバイパス膜を通して流れ、ゲート電極の帯電を防止することができる。また、バイパス膜を通して除電しながらゲート電極となる層からゲート電極を形成する加工処理を行うことにより、製造工程中にゲート電極に生じたプラズマ等の荷電粒子をバイパス膜を通じて流して除電することができる。
【００２２】
上述の本発明の固体撮像素子の製造方法によれば、Ｐ型半導体ウエル領域上に、画素ＭＯＳトランジスタのゲート絶縁膜と、このゲート絶縁膜より膜厚が薄いバイパス膜とを形成する工程と、ゲート絶縁膜及びバイパス膜を覆ってゲート電極となるポリシリコン層を形成する工程と、このポリシリコン層を通したイオン注入により、画素ＭＯＳトランジスタのソース領域及びドレイン領域を形成する工程を行うことにより、イオン注入によりゲート電極に入射したプラズマ等の荷電粒子がバイパス膜を通じて基板側に流れるため、画素ＭＯＳトランジスタのゲート電極下のゲート絶縁膜が帯電して画素ＭＯＳトランジスタの特性が変化することを抑制できる。従って、各画素の画素ＭＯＳトランジスタの特性を均一化し、特性のバラツキをなくすことができる。
【００２３】
【発明の実施の形態】
本発明は、ＭＩＳトランジスタを含む半導体装置において、ＭＩＳトランジスタのゲート電極が、同一の電圧下でＭＩＳトランジスタのゲート絶縁膜より膜中のリーク電流が流れやすい絶縁膜からなるバイパス膜上にまで連続して形成され、ＭＩＳトランジスタのアクティブ領域に接して、バイパス膜の領域が設けられて成る半導体装置である。
【００３１】
本発明は、ＭＩＳトランジスタのゲート絶縁膜より膜中のリーク電流が流れやすい絶縁膜からなるバイパス膜を形成して、バイパス膜上にまで連続するゲート電極となる層を形成する工程と、ゲート電極となる層を通してイオン注入し、ＭＩＳトランジスタのソース・ドレインを形成する工程とを有し、バイパス膜を通して除電しながらゲート電極となる層からゲート電極を形成する加工処理を行う半導体装置の製造方法である。
【００３２】
また本発明は、上記半導体装置の製造方法において、ＭＩＳトランジスタのゲート絶縁膜を形成した後、バイパス膜を形成する領域のゲート絶縁膜を選択的にエッチングして薄くする工程を有し、その後ゲート電極をＭＩＳトランジスタの領域からバイパス膜上まで連続したパターンで形成する。
【００３３】
また本発明は、上記半導体装置の製造方法において、ＭＩＳトランジスタの第１のゲート絶縁膜を形成した後、バイパス膜を形成する領域の第１のゲート絶縁膜を選択的にエッチオフし、続いてバイパス膜となる第２のゲート絶縁膜を形成する工程を有し、その後ゲート電極をＭＩＳトランジスタの領域からバイパス膜上まで連続したパターンで形成する。
【００３４】
本発明は、Ｐ型半導体ウエル領域内に形成された複数の画素ＭＯＳトランジスタを有する固体撮像素子の製造方法であって、Ｐ型半導体ウエル領域上に、画素ＭＯＳトランジスタのゲート絶縁膜と、このゲート絶縁膜より膜厚が薄いバイパス膜とを形成する工程と、ゲート絶縁膜及びバイパス膜を覆ってゲート電極となるポリシリコン層を形成する工程と、ポリシリコン層を通したイオン注入により、画素ＭＯＳトランジスタのソース領域及びドレイン領域を形成する工程とを有する固体撮像素子の製造方法である。
【００３５】
また本発明は、上記固体撮像素子の製造方法において、バイパス膜は、画素ＭＯＳトランジスタのソースとドレインとの実動作時の電位差を電界として、その電界が５ＭＶ／ｃｍを越えない膜厚である構成とする。
【００３６】
以下、図面を参照して本発明の半導体装置及びその製造方法、並びに固体撮像素子の製造方法の実施例を説明する。
図１に本発明の半導体装置、この例ではその一部のＭＩＳトランジスタを示す。この例のＭＩＳトランジスタ１は、前述の図１９の構成と同様に、フィールド領域３によって素子分離されたアクティブ領域２内に形成され、ゲート電極４がアクティブ領域２とその周囲のフィールド領域３上に亘って形成されている。アクティブ領域２には、図２の図１のＢ−Ｂ′断面図に示すように、その第１導電型のシリコン基板９の主面にゲート電極４を挟んでそれぞれ第２導電型のソース領域２１Ｓ及びドレイン２１Ｄが形成され、これらソース領域２１Ｓ及びドレイン領域２１Ｄは、コンタクト部５を介してソース電極２２Ｓ及びドレイン領域２２Ｄが接続される。７はゲート絶縁膜、１０はフィールド領域３に形成された選択酸化によるフィールド絶縁層である。
【００３７】
そして、本例においては、図３の図１のＡ−Ａ′断面図に示すように、フィールド領域３内の一部に放電用アクティブ領域６を形成し、この放電用アクティブ領域６には、ＭＩＳトランジスタ１のアクティブ領域２のゲート絶縁膜７（厚さｔ１ ）より薄い絶縁膜よりなるバイパス膜８（厚さｔ２ ；ｔ２ ＜ｔ１ ）が形成されており、このバイパス膜８上に延長するようにゲート電極４を形成して構成する。本例では、バイパス膜８はゲート絶縁膜７と同一材料で形成されている。
【００３８】
ゲート絶縁膜７がシリコン酸化膜の場合には、ゲート電極４の電圧が電圧に換算して約５ＭＶ／ｃｍからＦ−Ｎ電流（ファウラー−ノルドハイム電流）が流れ始める。薄いゲート絶縁膜と厚いゲート絶縁膜でのＦ−Ｎ電流の対比を図４に示す。薄いゲート絶縁膜（曲線Ｉ）では、厚いゲート絶縁膜（曲線ＩＩ）より低い電圧で電流が流れ始める。また、同じ印加電圧に対して、薄いゲート絶縁膜は厚いゲート絶縁膜より２桁以上大きいトンネル電流が流れる。
そして、このトンネル電流の変化の程度は、印加電圧に対して指数関数的な変化である。
【００３９】
従って、ゲート電極４のチャージアップによりゲート絶縁膜７に電圧がかかったとき、バイパス用に設けた薄いバイパス膜８の所から電荷がシリコン基板９に逃げるため、ＭＩＳトランジスタ１のゲート絶縁膜７をＦＮ電流が流れ始める電圧までゲート電極４の電位が上昇することを防止できる。
その結果、ＭＩＳトランジスタ１の閾値電圧Ｖｔｈの変動を効果的に抑制することが可能となる。
【００４０】
バイパス膜８は薄いほど、その除電効果が高い。プラズマイオン入射電流が多い設計条件に対しては、バイパス膜８をより薄く形成しなければならないが、回路動作時にはその動作のための電圧でＦＮ電流が流れないように、バイパス膜８上の電極配線を後工程で選択的にエッチング除去することが考えられる。
ただし、エッチングすること自身と、さらにその後の後工程でのチャージアップに対して、除電効果が無くなるため、あまり良い方法ではない。
【００４１】
実際には、トンネル電流は膜厚が薄くなると指数関数的に増加するから、バイパス用の膜８はトランジスタのゲート絶縁膜７より、２０〜６０％程度（数割）薄いだけで充分であり、面積的にも小さくてよい。バイパス膜８の膜厚の目安は、回路が駆動している状態で、ゲート絶縁膜７に印加される電界が５ＭＶ／ｃｍを越えない薄さの膜厚にすると最も良い。即ち、使用したい電圧でゲート絶縁膜７に印加される電界が５ＭＶ／ｃｍを越えないように膜厚を調節する。
例えば、２０ｎｍのゲート膜で５Ｖ印加されるときのトランジスタであれば、バイパス膜８の膜厚は＞１０ｎｍ、即ち１１ｎｍ程度とすればよい。
このようにすれば、回路が駆動している状態で、バイパス膜８にトンネル電流が流れないので回路動作に影響を与えることがない。
【００４２】
上述の実施例によれば、プラズマプロセスによってゲート電極４がチャージアップしても、ゲート絶縁膜７を通って流れる電流をＭＩＳトランジスタ１のアクティブ領域２とは別の所に形成したバイパス膜８によりバイパスするため、ゲート部のゲート絶縁膜７中の閾値電圧Ｖｔｈが変動しないため、Ｖｔｈにバラツキを生じない。また界面準位も少なくすることができる。
従って、Ｖｔｈが均一化されて、回路の低電圧化や薄膜化を図ることができる。
また、ＭＩＳトランジスタのＶｔｈを設計通りにすることが可能になる。
【００４３】
このとき、ゲート絶縁膜７がプロセスダメージを受けていないため、その膜質が高品質であり、その後のホットキャリア等による素子の劣化も少なくなる。
また、プラズマプロセスの許容範囲が拡大する。例えばプラズマ密度を上げてエッチングレートを増加させる等の生産性を向上させる手段を採ることができる。
【００４４】
上述の半導体装置の構成は、トランジスタが例えばｎチャネルであっても、ｐチャネルであっても、それぞれ同様に適用することができる。
【００４５】
上述の例では、ＭＩＳトランジスタ１のアクティブ領域２の周囲のフィールド領域３内に形成した放電用アクティブ領域６とゲート電極４との間にバイパス膜８を形成した例であったが、ゲート電極下のその他の位置に薄いバイパス膜８を形成した場合においても、本発明の半導体装置を適用することができる。その例を次に示す。
【００４６】
本例では、図５に示すように、ゲート電極４とその後ゲート電極４に接続して上に形成するＡｌ配線とのコンタクト部２５の位置に、薄いバイパス膜８が形成される小さな放電用アクティブ領域６を形成し、このコンタクト部２５のゲート電極４が放電用アクティブ領域６を覆う構成とする。その他の構成は図１の実施例と同様であるので、同一符号を付して重複説明を省略する。
【００４７】
本例では、特にゲート電極４とＡｌ配線とのコンタクト部２５の引き出しのパッド等の下にバイパス膜８が設けられることで、放電用アクティブ領域６及びバイパス膜８を設けることによる面積の増加が少なく、面積を最小にできるメリットがある。
【００４８】
上述の各実施例では、トランジスタ動作するチャネルがあるＭＩＳトランジスタ１のアクティブ領域２とバイパス膜８が形成される放電用アクティブ領域６とが、素子分離のフィールド絶縁等で完全に分離している。
これは、同一アクティブ領域２にバイパス膜８による放電用領域を設けるには、トランジスタの特性に影響を与えないように注意する必要があり、そのため種々の制約があり、上述の実施例のように分離した方が、面積は取るが容易に形成できる確実な方法であるからである。
【００４９】
同一アクティブ領域内にバイパス膜８を形成すると、上述のようにバイパス膜８による放電用領域の形成において制約があるが、その一方で狭い面積で形成できる利点を有する。その例を次に示す。
【００５０】
図６に示す実施例は、ＭＩＳトランジスタ１のアクティブ領域２の一部をゲート電極４に沿ってＭＩＳトランジスタ１のチャネルの外に広げ、このアクティブ領域２の広げた部分を放電用アクティブ領域６として、その中に薄いバイパス膜８をＭＩＳトランジスタ１のチャネルから離して形成する例である。
この例は、ＭＩＳトランジスタ１のソース／ドレインの狭チャネル効果に悪影響が無いときに有効であり、配線とのコンタクト部２５にまで伸びるゲート電極４の下に放電用アクティブ領域６を形成することから、この例でも狭い面積でバイパス膜８による放電用領域を形成することができる。
その他の構成は、前述の図１の及び図５に示した実施例と同様であるので、同一符号を付して重複説明を省略する。
【００５１】
また、図７に示す実施例は、ＭＩＳトランジスタ１のチャネル内部、即ちアクティブ領域２の内部にバイパス膜８による放電用領域６を設ける例である。ゲート長が長くとれる場合には、他の例と比較して素子全体の面積を最も小さくできる。
【００５２】
図８に示す実施例は、図７の実施例と同様に、該当するＭＩＳトランジスタ１のチャネルを横切ってバイパス膜８による放電用領域６を形成するものである。この例の場合にはゲート長が短い場合でも適用できる。
【００５３】
この場合には、バイパス膜８による放電用領域６がＭＩＳトランジスタの特性に直接影響するために、バイパス膜８下にＶｔｈを高くする等の制御用の追加イオン注入等を行う必要がある。
このため、例えば図１１に断面図を示すように、ゲート電極４のポリシリコン層を通じて、バイパス膜８下に高濃度、この例ではｐ型のシリコン基板９にｐ＋ のイオン注入を行う。
このようにすれば、ＭＩＳトランジスタ１の動作時において、バイパス膜８下が高濃度となりＶｔｈも高くなるため、バイパス膜８を通じたトンネル電流が流れない。
【００５４】
これら図７及び図８に示す例では、ＭＩＳトランジスタ１のアクティブ領域を形成する素子分離のパターンは変化させないため、レイアウト設計が完了してしまっている回路に対しても、追加してバイパス膜８による放電用領域６を形成することが可能である。
【００５５】
上述の各実施例では、酸化膜からなるゲート絶縁膜の薄いところをバイパス膜８として放電用領域６、いわゆるバイパス領域を形成したが、バイパス膜はトランジスタのゲート膜よりもリーク電流が流れやすい膜であればよく、例えばバイパス膜８がシリコン窒化膜を含む膜であってもよい。
【００５６】
次に、図面を利用して、本発明による半導体装置の製造方法、即ちＭＩＳトランジスタ１に対してバイパス膜８を形成する方法の実施例について説明する。
ここでは、ＭＩＳトランジスタ１のアクティブ領域２と、放電用アクティブ領域６とが分離されて形成された構成を用いて説明する。尚、ＭＩＳトランジスタ１のアクティブ領域２内にバイパス膜８による放電用領域を形成した場合にも、同様に本発明の製造方法を適用することができる。
【００５７】
まず、図９Ａに示すように、第１導電型のシリコン半導体による基体領域１１表面を選択酸化して、素子分離のためのフィールド絶縁層１０を形成した後、フィールド絶縁層１０で囲まれたＭＩＳトランジスタ１のアクティブ領域２と、フィールド領域３の一部、即ち放電用領域となる部分とにゲート絶縁膜７を形成する。このとき、ＭＩＳトランジスタ１が所望の特性を有するように、ＭＩＳトランジスタ１のアクティブ領域２のチャネル上のゲート絶縁膜７の厚さを調節して形成する。
その後、図９Ｂに示すように、表面にレジスト１２を形成し、このレジスト１２をパターニングして、後に放電用領域となる箇所に開口を形成する。
【００５８】
さらに、図９Ｃに示すように、レジスト１２の開口部から、放電用領域となる位置のゲート絶縁膜７をウエットエッチングすることにより薄くして、この領域にゲート絶縁膜７の膜厚ｔ１ より薄い膜厚ｔ２ （ｔ１ ＞ｔ２ ）のバイパス膜８を形成する。
次に、レジスト１２を剥離した後、図９Ｄに示すように、全体を覆ってゲート電極４となるポリシリコン層１３を成長させる。
【００５９】
そして、図示しないが、ポリシリコン層１３をパターニングしてゲート電極４を形成する。このパターニングの際にポリシリコン層１３に入射する荷電粒子は、薄いバイパス膜８を通じて除電され、基体領域１１に流れて行く。
第２導電型のソース領域及びドレイン領域は、ゲート電極４の形成前、又は形成後にイオン注入等により基体領域１１に形成される。
その後は通常と同様の工程を経て、目的の半導体装置を製造する。
【００６０】
次に、他の製造方法の実施例について説明する。
まず、図１０Ａに示すように、第１導電型のシリコン半導体による基体領域１１の表面に、選択酸化によって素子分離のためのフィールド絶縁層１０を形成した後、フィールド絶縁層１０に囲まれたＭＩＳトランジスタ１のアクティブ領域２と、フィールド領域３の一部、即ち放電用領域となる部分とに熱酸化等により第１のゲート絶縁膜１４を薄く形成する。
次に、図１０Ｂに示すように、表面にレジスト１２を形成した後に、このレジスト１２をリソグラフィーでパターン化して放電用領域となる部分に開口を形成し、この開口から放電用領域となる位置の第１のゲート絶縁膜１４をエッチオフして、完全に除去又は大部分を除去する。
【００６１】
レジスト１２を剥離した後、図１０Ｃに示すように、表面を覆って比較的薄い第２のゲート絶縁膜１５を形成する。第２のゲート絶縁膜１５により、放電用領域に薄いバイパス膜８が形成される。アクティブ領域２のゲート絶縁膜７は、第１のゲート絶縁膜１４と第２のゲート絶縁膜１５の積層膜によって形成される。次に、図１０Ｄに示すように、表面を覆ってゲート電極４となるポリシリコン層１３を成長させる。
【００６２】
そして、図示しないがポリシリコン層１３をパターニングしてゲート電極４を形成する。この製造方法の場合も、先の例と同様に、ポリシリコン層１３に入射した荷電粒子の除電がなされる。第２導電型のソース領域及びドレイン領域は、ゲート電極４の形成前、又は形成後にイオン注入などにより、基体領域１１に形成される。
その後は通常と同様の工程を経て、目的の半導体装置を製造する。
【００６３】
この製造方法では、ＭＩＳトランジスタ１のチャネル上のゲート絶縁膜７の厚さが、第１のゲート絶縁膜１４及び第２のゲート絶縁膜１５の膜厚の合計となるため、それぞれの絶縁膜１４及び１５の厚さの配分や形成条件を調節して製造を行う必要がある。
【００６４】
次に、図面を用いて、本発明の固体撮像素子及びその製造方法の実施例について説明する。
本発明の固体撮像素子は、画素が１個のＭＯＳトランジスタからなる構成である。本発明の実施例の説明に先立ち、画素が１個のＭＯＳトランジスタからなる固体撮像素子の一例として、図１２に示す増幅型固体撮像素子、特にその画素構造について説明する。
図１２は、代表的な増幅型固体撮像素子の１画素分の一部断面とする斜視図であり、配線を省略して示している。
この増幅型固体撮像素子３１においては、第１導電型例えばｐ型のシリコン半導体基板３２上に第２導電型即ちｎ型の半導体層（即ちオーバーフローバリア層）３３及びｐ型ウエル領域３４が形成され、このｐ型ウエル領域３４上にＳｉＯ２ 等によるゲート絶縁膜３５を介して光Ｌを透過しうるリング状のゲート電極３６が形成され、ｐ型ウエル領域３４内のリング状のゲート電極３６で囲まれた内部領域にｎ型のソース領域３７が形成され、ゲート電極３６の外周領域に他の画素と共通のｎ型のドレイン領域３８が形成され、ここに１画素となるＭＯＳトランジスタ（以下、画素ＭＯＳトランジスタと称する）３９が構成される。リング状のゲート電極３６は、光Ｌをできるだけ吸収しないように薄いか、透明の材料が選ばれ、本例では薄膜の多結晶シリコンが用いられる。
【００６５】
ゲート電極３６を通過して入射した光Ｌは、シリコン基板内で光電変換し、オーバーフローバリア層３３より浅い位置で発生した正孔ｈがゲート電極３６下のｐ型ウエル領域３４、即ち電荷蓄積領域３４ａに蓄積される。蓄積後、信号の読み出しは、ゲート電極３６をオンにしてチャネル部６０を流れる電子電流Ｉｄをソースから外部に読み出す。このときの電子電流Ｉｄは電荷蓄積領域３４ａに蓄積された電荷（正孔）ｈに応じて変調される。
このような画素ＭＯＳトランジスタ３９を多数２次元配列又は１次元配列し、画素毎に蓄積された電荷量に応じて変化する出力電流を得ることで、２次元又は１次元の画像信号が得られる。
【００６６】
続いて、図１３に本発明の固体撮像素子の実施例の平面図を示す。この例は図１２の構造の増幅型固体撮像素子に適用した場合である。
この増実施例の幅型固体撮像素子４０は、図１２で示したと同じ構造の画素ＭＯＳトランジスタ３９が、複数個マトリックス状に配列され、各列に対応する画素ＭＯＳトランジスタ３９のソース領域３７がソースコンタクト部５１を通じて垂直方向に沿って形成された例えば第１層Ａｌによる共通の信号線４１に接続される。
【００６７】
水平方向に隣り合う２つの画素ＭＯＳトランジスタ３９では、そのそれぞれリング状のゲート電極３６より延長して両延長端が互いに連結するようなＶ字状の配線部４３が形成される。
この配線部４３は、ゲート電極３６と同一電極材（すなわち導電材）により、これと一体に形成され、その連結端が垂直選択線４２とコンタクトできるように画素ＭＯＳトランジスタ３９の各行間に対応する位置に延長形成される。
【００６８】
また、上記信号線４１と直交するように画素ＭＯＳトランジスタ３９の各行間に対応する位置に例えば第２層Ａｌによる垂直選択線４２が水平方向に沿って形成され、この垂直選択線４２とゲート電極３６に一体形成したＶ字状の配線部４３の連結端とがゲートコンタクト部５２により接続される。
【００６９】
更に、配線部４３が形成されない画素ＭＯＳトランジスタ３９間に、ドレイン領域３８に接続した例えば第１層Ａｌによるドレイン電源線５３が形成される。このドレイン電源線５３とドレイン領域３８とはドレインコンタクト部５４により接続される。
【００７０】
そして、本実施例では、ゲートコンタクト部５２が形成されている位置の絶縁膜、すなわち画素を構成するＭＯＳトランジスタのゲート電極３６同士を繋ぐ配線部４３（そのゲートコンタクト部５２に対応する部分）とドレイン領域３８との間の絶縁膜を、膜中のリーク電流が流れやすいバイパス膜５５とするものである。
【００７１】
具体的には、この図１３のＤ−Ｄ′における断面構造を図１４に示すように、ｐ型ウエル領域３４表面のドレイン領域３８上に形成された、例えばＳｉＯ２ 膜からなるゲート絶縁膜３５を、ゲートコンタクト部５２の位置の配線部４３下で膜厚を薄く形成したバイパス膜５５として形成し、膜中電流を周囲より流れやすくする。
【００７２】
尚、上層配線との間には、ＢＰＳＧ（ホウ素リンシリケートガラス）等からなる平坦化層４５が形成される。そして、この平坦化層４５の上に、第１層Ａｌによる配線層すなわち信号線４１及びドレイン電源線５３が形成される。信号線４１とソース領域３７とは図示しないがソースコンタクト部５１を介して接続される。これら配線層４１，５３を覆って層間絶縁膜４６が形成され、その上に上面を平坦化する平坦化層５０が形成され、平坦化層５０の上に第２層Ａｌによる配線層すなわち垂直選択線４２が形成され、最後に表面を絶縁膜４９が覆っている。
配線部４３と垂直選択線４２との接続部では、配線部４３上に形成された導体層からなるゲートコンタクト部５２により、ゲート電極３６から延長された配線部４３と垂直選択線４２とを接続させている。
【００７３】
本実施例によれば、ゲート電極３６に入射した荷電粒子は、配線部４３下の膜中のリーク電流が流れやすいバイパス膜５５を通じて基板側に流れるため、画素ＭＯＳトランジスタ３９のゲート電極３６下のゲート絶縁膜３５が帯電して画素ＭＯＳトランジスタ３９の特性が変化することを抑制できる。
従って、各画素ＭＯＳトランジスタ３９の特性を均一化することができ、これにより画素ＭＯＳトランジスタ３９の特性のバラツキをなくし、固定パターンノイズを抑制し良好な画質が得られる固体撮像素子を構成することができる。
【００７４】
次に、本発明の固体撮像素子の製造方法を適用した、この増幅型固体撮像素子３１の製造方法を説明する。
まず、図１５Ａに平面図、図１５Ｂに図１５ＡのＣ−Ｃ′における断面図を示すように、ｐ型ウエル領域３４上に、画素ＭＯＳトランジスタ３９のゲート絶縁膜３５を形成すると共に、ｐ型ウエル領域３４の一部上にゲート絶縁膜３５よりは薄い、バイパス膜５５を形成する。
このゲート絶縁膜３５と、ゲート絶縁膜より薄いバイパス膜５５を形成する方法は、前述の図９及び図１０に示した方法を適用することができる。
【００７５】
次に、図１６Ｃに平面図、図１６Ｄに図１６ＣのＣ−Ｃ′における断面図を示すように、表面を覆ってゲート電極となるポリシリコン層５６を形成する。
【００７６】
次に、図１７Ｅに平面図、図１７Ｆに図１７ＥのＣ−Ｃ′における断面図を示すように、ポリシリコン層５６上に画素のゲート電極を決定するリング状のレジストパターン５７を形成し、このリング状のレジストパターン５７をマスクとして、後にゲート電極を構成するポリシリコン膜５６を通してｎ＋ のイオン注入し、リングの内側にソース領域３７を、リングの外側にドレイン領域３８をそれぞれ形成する。
ここで、イオン注入の際にポリシリコン層５６へ入射した荷電粒子は、先のバイパス膜５５を通して基板へ流れ、ゲート電極の帯電を防止する効果を期待できる。
【００７７】
次に、図１８Ｇに平面図を示すように、リング状のレジストパターン５７に一部重なるように、第２のレジスト層即ち、２画素のゲート電極を繋ぐ、配線部のパターンに対応したパターンの配線レジストパターン５８を形成する。
【００７８】
次に、図１８Ｈに平面図を示すように、レジストパターン５７及び配線レジストパターン５８をマスクとして、ポリシリコン層５６をエッチングして、ゲート電極３６及び配線部４３を形成する。ここで、このゲート電極３６及び配線部４３自身の加工の際にも、同様にプラズマの帯電をバイパス膜５５を通して電荷の放電を行うことができている。また、続いて行うレジスト剥離工程における酸素プラズマに対しても同様の効果を得ることができる。
【００７９】
この後に行われる、コンタクト部形成工程、垂直選択線４２及び垂直信号線４１の配線加工工程、エッチバックによる平坦化工程等の多くのプラズマプロセスにおいても、常に画素ＭＯＳトランジスタ３９のゲート電極３６に入った電荷がバイパス膜５５を通って逃げるので、ゲート電極３６下のゲート絶縁膜３５自身には電流がほとんど流れず、固定電荷の発生や界面準位が従来のようにプラズマプロセスで発生することはない。
このようにして、図１３及び図１４に示す構成の固体撮像素子４０を、ゲート絶縁膜３５に固定電荷の発生や界面準位の発生がなく、画素の特性を均一化して製造することができる。
【００８０】
また、先のバイパス膜５５は、その膜厚を次の範囲内に設定すれば回路上そのまま残しても問題はない。画素トランジスタのゲート絶縁膜３５と同じ酸化膜であれば、ゲート絶縁膜３５の膜厚よりは薄く、実動作時のドレインとゲートの電位差を電界にして、この電界が５ＭＶ／ｃｍを越えないような薄さの膜厚までは許容される。
【００８１】
また、上述の各実施例ではバイパス膜をシリコン酸化膜等により構成したが、この他の膜構造でバイパス膜を構成することもできる。この場合にも、ゲート部のゲート絶縁膜よりはリークし易いが、実際の駆動時にはバイパス膜をトンネル電流が流れすぎて、回路動作に影響を与えることがない膜構成とする必要があり、例えばシリコン窒化膜を含む膜とする。
【００８２】
本発明の半導体装置及びその製造方法、並びに固体撮像素子の製造方法は、上述の例に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
【００８３】
【発明の効果】
上述の本発明による半導体装置及びその製造方法によれば、プラズマプロセスによってゲート電極がチャージアップしても、ゲート絶縁膜を通って流れる電流を別の所に形成したバイパス膜によりバイパスするため、ゲート部のゲート絶縁膜中の閾値電圧Ｖｔｈが変動せずＶｔｈにバラツキを生じない、と共に界面準位も少なくすることができる。
【００８４】
従って本発明の半導体装置及びその製造方法により、Ｖｔｈが均一化されるため、回路の低電圧化やゲートの薄膜化を図ることができ、ＭＩＳトランジスタを有して構成されるアナログ回路の素子の特性のバラツキを低減することができる。また、トランジスタのＶｔｈが設計通りになることから、歩留まり良く製造ができる。
【００８５】
また、ゲート絶縁膜がプロセスダメージを受けていないため、膜質が高品質であり、その後のホットキャリア等による素子劣化も少なくなる。
【００８６】
また本発明の半導体装置及びその製造方法により、プラズマプロセスの許容範囲が拡大する。例えばプラズマ密度を上げてエッチングレートの増加で生産性を向上させることができる。
また、製造装置の条件の変動に寛容になり、安定した製造を行うことができる。
【００８７】
本発明の固体撮像素子の製造方法によれば、画素トランジスタのドレイン上にゲート膜より電流の流しやすいバイパス膜を設けることで、ゲート電極に入射した荷電粒子を除電して、ゲート電極加工工程、イオン注入工程を含む全プラズマプロセスでのゲート電極の帯電を抑制することができる。
従って、本発明により、画素トランジスタの閾値電圧Ｖｔｈが変動せず、バラツキを生じないと共に界面準位も少なくなる。
そして、Ｖｔｈのバラツキが低減されるため、固定パターンノイズが少ない良質な画像の固体撮像素子が実現できる。
【００８８】
また、効果的に除電ができれば、Ｖｔｈのバラツキをキャンセルするための周辺回路や外部回路が不要となるため、小型で簡素なシステム構成の固体撮像素子を構成することができる。
【図面の簡単な説明】
【図１】半導体装置の一実施例の概略構成図（平面図）である。
【図２】図１の半導体装置のＢ−Ｂ′における断面図である。
【図３】図１の半導体装置のＡ−Ａ′における断面図である。
【図４】絶縁膜への印加電圧とトンネル電流との関係を示す図である。
【図５】半導体装置の他の実施例の概略構成図（平面図）である。
【図６】半導体装置のさらに他の実施例の概略構成図（平面図）である。
【図７】半導体装置の別の実施例の概略構成図（平面図）である。
【図８】半導体装置のさらに別の実施例の概略構成図（平面図）である。
【図９】Ａ〜Ｄ 半導体装置の製造方法の実施例の製造工程図である。
【図１０】Ａ〜Ｄ 半導体装置の製造方法の他の実施例の製造工程図である。
【図１１】イオン注入によりバイパス膜下を高Ｖｔｈにする場合を説明する図である。
【図１２】増幅型固体撮像素子の構成を説明する図である。
【図１３】固体撮像素子の実施例の概略構成図（平面図）である。
【図１４】図１３の固体撮像素子（増幅型固体撮像素子）のＤ−Ｄ′における断面図である。
【図１５】本発明による固体撮像素子の製造方法の実施例の製造工程図である。
Ａ 平面図である。
Ｂ 図１５ＡのＣ−Ｃ′における断面図である。
【図１６】本発明による固体撮像素子の製造方法の実施例の製造工程図である。
Ｃ 平面図である。
Ｄ 図１６ＣのＣ−Ｃ′における断面図である。
【図１７】本発明による固体撮像素子の製造方法の実施例の製造工程図である。
Ｅ 平面図である。
Ｆ 図１７ＥのＣ−Ｃ′における断面図である。
【図１８】Ｇ、Ｈ 本発明による固体撮像素子の製造方法の実施例の製造工程図である。
【図１９】従来の半導体装置の概略構成図（平面図）である。
【符号の説明】
１ ＭＩＳトランジスタ、２ アクティブ領域、３ フィールド領域、４ ゲート電極、５ コンタクト部、６ 放電用アクティブ領域、７ ゲート絶縁膜、８バイパス膜、９ シリコン基板、１０ フィールド絶縁層、１１ 基体領域、１２ レジスト、１３ ポリシリコン層、１４ 第１のゲート絶縁膜、１５ 第２のゲート絶縁膜、２１Ｓ ソース領域、２１Ｄ ドレイン領域、２２Ｓ ソース電極、２２Ｄ ドレイン電極、２５ （配線との）コンタクト部、３１，４０増幅型固体撮像素子、３２ 半導体基板、３３ ｎ型半導体層（オーバーフローバリア層）、３４ ｐ型ウエル領域、３４ａ 電荷蓄積領域、３５ ゲート絶縁膜、３６ ゲート電極、３７ ソース領域、３８ ドレイン領域、３９ 画素ＭＯＳトランジスタ、４１ 垂直信号線、４２ 垂直選択線、４３ 配線部、４５，５０ 平坦化層、４６ 層間絶縁膜、４８ 埋め込み層、４９ 絶縁膜、５１ ソースコンタクト部、５２ ゲートコンタクト部、５３ ドレイン電源線、５４ ドレインコンタクト部、５５ バイパス膜、５６ ポリシリコン層、５７レジストパターン、５８ 配線レジストパターン、６０ チャネル部、６１ ＭＩＳトランジスタ、６２ アクティブ領域、６３ フィールド領域、６４ ゲート電極、６５ コンタクト部、ｈ 正孔、Ｉｄ 電子電流
【発明の属する技術分野】
本発明は、絶縁ゲート型電界効果トランジスタ、いわゆるＭＩＳトランジスタを有してなる半導体装置及びその製造方法に係わる。また、本発明は、いわゆるＭＩＳトランジスタ（以下ＭＯＳトランジスタという）を画素として成る固体撮像素子の製造方法に係わる。
【０００２】
【従来の技術及び発明が解決しようとする課題】
例えばＭＩＳトランジスタを有してなる半導体装置を製造する際に、プラズマエッチング工程、イオン注入工程、レジストの剥離工程等において、プラズマを用いたプロセスが用いられている。
【０００３】
そして、半導体素子の微細化に伴いプラズマプロセス処理におけるＭＯＳトランジスタの受けるダメージが増大している。プラズマを使用する工程が増加し、またそのプラズマ密度が増加することによって、ゲート電極がチャージアップし、ゲート絶縁膜中を電流が流れ、最悪の場合にはゲート絶縁膜の破壊につながっている。
素子の微細化に伴いゲート絶縁膜の薄膜化が進むと、このプラズマダメージによりＭＩＳトランジスタの閾電圧Ｖｔｈのバラツキの増大を引き起こし、駆動電圧が低下しそのバラツキを許容できなくなってきている。
【０００４】
このようなプラズマダメージの軽減法としては、プラズマ装置の側では荷電粒子密度の低減を行っている。
また、素子自身の耐プラズマダメージ軽減法としては、次の手法がある。
例としてＭＩＳトランジスタ６１の基本パターンを図１９に示す。このＭＩＳトランジスタ６１は、素子分離されたアクティブ領域６２内に形成され、ゲート電極６４がアクティブ領域６２とその周囲のフィールド領域６３上に亘って形成されている。アクティブ領域６２には、図示しないがゲートを挟んでそれぞれソース及びドレインが形成され、これらソース及びドレインは、コンタクト部６５により上層の配線等に接続される。
このような構成のＭＩＳトランジスタ６１において、プラズマダメージを軽減するために、ゲート電極６４のアクティブ領域６２上の面積Ａに対して、アクティブ領域６２の周囲のフィールド領域６３上に乗っているゲート電極６４の面積Ａ′をできるだけ小さく設計する手法が用いられている。
これは、ゲート電極６４に入射した電荷は、ゲート絶縁膜のように薄いところを通ってシリコン基板に放電するので、アンテナとして働くゲート電極６４の全面積をできるだけ低減しようというものである。
【０００５】
しかしながら、製造工程にプラズマを使用する限り、その原理からしてゲート電極はチャージアップせざるをえず、必ずゲート酸化膜をトンネル電流が流れ、その漏れ電流とプラズマからの入射電流とがバランスするまで電位が上昇し、電流も流れてしまう。
その結果、ゲート絶縁膜中に固定電荷、界面準位を発生させてしまう。
また、その固定電荷や界面準位の発生の程度も、各トランジスタ毎にばらついてしまう。
【０００６】
このような現象が一旦発生すると、９００℃を越える高い温度で熱処理をしないと完全には回復しない。
素子の微細化に伴い、熱処理プロセスの低温化が進んでおり、プラズマダメージに起因するＶｔｈのムラが残存するようになってきている。
【０００７】
さらに、ゲートの加工工程以降においても、コンタクト部を介してＡｌ等による配線層を通して、後の平坦化工程や配線の加工工程におけるプラズマの入射電流が、同様にゲート絶縁膜を通して放電する傾向にある。
また、ゲート電極のポリシリコン層とその上のパターニングのためのレジストとの間に電位差が生じてしまい放電することもある。
【０００８】
以上のように、プラズマを使用して製造を行う限り、ゲート電極のチャージアップとそれに続くゲート絶縁膜から基板へのリーク電流は、これを完全に防止することができないため、結果としてトランジスタのＶｔｈのバラツキを抑制することが非常に困難であった。
【０００９】
ＭＯＳトランジスタからなるアナログ回路や、高速で駆動する回路では、Ｖｔｈのバラツキのために同じ入力電圧に対する出力信号量がトランジスタ毎に異なるため、出力信号の補正が必要になったり、伝搬遅延がトランジスタ毎に異なっていたりするため、大きな電圧や充分な動作マージンを持って設計する必要があり、素子の微細化の大きな妨げとなっていた。
【００１０】
一方、画素にＭＯＳトランジスタを含む固体撮像素子は、トランジスタ毎のＶｔｈのばらつきが一般的に存在する。ＣＭＤ（電荷変調デバイス），ＢＣＭＤ（バルクチャネル電荷変調デバイス）の１画素１トランジスタの素子はもちろん、ＡＰＳ（Ａｃｔｉｖｅ Ｐｉｘｅｌ Ｓｅｎｓｏｒ ）と呼ばれる４トランジスタ画素の素子においても、画像にＶｔｈのバラツキが発生している。このＶｔｈのバラツキを補正するために、大規模の回路システムを必要としている。そして、必ずしも充分に固定パターンノイズを除去できていない。
【００１１】
本来、どのトランジスタのＶｔｈも完全に一致していればよいが、製造条件のパラメータの揺らぎや前述のプラズマダメージを含めて各種ダメージの影響で、ゲート絶縁膜中の固定電荷や界面準位が画素毎に異なっている。
【００１２】
従来、このバラツキを除去する試みとしては、プラズマプロセス中のゲート電極の帯電量を低減するため、製造装置上における工夫や、デバイス側としては素子パターンの工夫が試みられてきた。その素子パターンの工夫としては、前述のＭＩＳトランジスタの場合と同様に、トランジスタのゲート電極がフィールド部にかかるのをできるだけ低減し、プラズマのイオンの入射面積を低減しようとするものであった。
【００１３】
しかし、１画素１トランジスタからなる固体撮像素子では、既にフィールド部上のゲート電極は存在しないのに、Ｖｔｈのムラはまだ残存している。つまり、従来の工夫が既にされた状態でも、まだプラズマの帯電ダメージが画質に問題を与える程度に残っていることになる。
そのため、従来これ以上のゲート電極の帯電は避けられないものとされていた。それを補うために回路的及びシステム的にゲート電極の帯電をキャンセルするため、素子が大きくなるとか、帯電をキャンセルするためのシステムが複雑かつ大規模になってしまい、素子が高価なものとなってしまっていた。
【００１４】
上述した問題の解決のために、本発明においては、トランジスタの閾値電圧Ｖｔｈのトランジスタ毎のバラツキを低減することにより、ゲート絶縁膜中の固定電荷や界面準位がなく動作の安定した半導体装置及びその製造方法、並びに固定パターンノイズが少なく画質の良好な固体撮像素子の製造方法を提供するものである。
【００１５】
【課題を解決するための手段】
本発明の半導体装置は、ＭＩＳトランジスタのゲート電極が、同一の電圧下でそのＭＩＳトランジスタのゲート絶縁膜より膜中のリーク電流が流れやすい絶縁膜からなるバイパス膜上にまで連続して形成され、ＭＩＳトランジスタのアクティブ領域に接して、バイパス膜の領域が設けられて成る構成とする。
【００１６】
本発明の半導体装置の製造方法は、ＭＩＳトランジスタのゲート絶縁膜より膜中のリーク電流が流れやすい絶縁膜からなるバイパス膜を形成し、このバイパス膜上にまで連続するゲート電極となる層を形成する工程と、このゲート電極となる層を通してイオン注入しＭＩＳトランジスタのソース・ドレインを形成する工程とを有し、バイパス膜を通して除電しながらゲート電極となる層からゲート電極を形成する加工処理を行う。
【００１８】
本発明の固体撮像素子の製造方法は、Ｐ型半導体ウエル領域内に形成された複数の画素ＭＯＳトランジスタを有する固体撮像素子の製造方法であって、Ｐ型半導体ウエル領域上に、画素ＭＯＳトランジスタのゲート絶縁膜と、このゲート絶縁膜より膜厚が薄いバイパス膜とを形成する工程と、ゲート絶縁膜及びバイパス膜を覆ってゲート電極となるポリシリコン層を形成する工程と、このポリシリコン層を通したイオン注入により、画素ＭＯＳトランジスタのソース領域及びドレイン領域を形成する工程とを有する。
【００１９】
上述の本発明の半導体装置によれば、ＭＩＳトランジスタのゲート電極が、同一の電圧下でそのＭＩＳトランジスタのゲート絶縁膜より膜中のリーク電流が流れやすい絶縁膜からなるバイパス膜上にまで連続して形成されて成ることにより、ゲート電極に入射した荷電粒子はバイパス膜の方を通じて基板側に流れるため、ＭＩＳトランジスタのチャネル上のゲート絶縁膜が帯電してＭＩＳトランジスタの特性が変化することを抑制できる。
【００２０】
上述の本発明の半導体装置の製造方法によれば、ゲート電極となる層を通してイオン注入しＭＩＳトランジスタのソース・ドレインを形成することにより、イオン注入の際にゲート電極へ入射した荷電粒子がバイパス膜を通して流れ、ゲート電極の帯電を防止することができる。また、バイパス膜を通して除電しながらゲート電極となる層からゲート電極を形成する加工処理を行うことにより、製造工程中にゲート電極に生じたプラズマ等の荷電粒子をバイパス膜を通じて流して除電することができる。
【００２２】
上述の本発明の固体撮像素子の製造方法によれば、Ｐ型半導体ウエル領域上に、画素ＭＯＳトランジスタのゲート絶縁膜と、このゲート絶縁膜より膜厚が薄いバイパス膜とを形成する工程と、ゲート絶縁膜及びバイパス膜を覆ってゲート電極となるポリシリコン層を形成する工程と、このポリシリコン層を通したイオン注入により、画素ＭＯＳトランジスタのソース領域及びドレイン領域を形成する工程を行うことにより、イオン注入によりゲート電極に入射したプラズマ等の荷電粒子がバイパス膜を通じて基板側に流れるため、画素ＭＯＳトランジスタのゲート電極下のゲート絶縁膜が帯電して画素ＭＯＳトランジスタの特性が変化することを抑制できる。従って、各画素の画素ＭＯＳトランジスタの特性を均一化し、特性のバラツキをなくすことができる。
【００２３】
【発明の実施の形態】
本発明は、ＭＩＳトランジスタを含む半導体装置において、ＭＩＳトランジスタのゲート電極が、同一の電圧下でＭＩＳトランジスタのゲート絶縁膜より膜中のリーク電流が流れやすい絶縁膜からなるバイパス膜上にまで連続して形成され、ＭＩＳトランジスタのアクティブ領域に接して、バイパス膜の領域が設けられて成る半導体装置である。
【００３１】
本発明は、ＭＩＳトランジスタのゲート絶縁膜より膜中のリーク電流が流れやすい絶縁膜からなるバイパス膜を形成して、バイパス膜上にまで連続するゲート電極となる層を形成する工程と、ゲート電極となる層を通してイオン注入し、ＭＩＳトランジスタのソース・ドレインを形成する工程とを有し、バイパス膜を通して除電しながらゲート電極となる層からゲート電極を形成する加工処理を行う半導体装置の製造方法である。
【００３２】
また本発明は、上記半導体装置の製造方法において、ＭＩＳトランジスタのゲート絶縁膜を形成した後、バイパス膜を形成する領域のゲート絶縁膜を選択的にエッチングして薄くする工程を有し、その後ゲート電極をＭＩＳトランジスタの領域からバイパス膜上まで連続したパターンで形成する。
【００３３】
また本発明は、上記半導体装置の製造方法において、ＭＩＳトランジスタの第１のゲート絶縁膜を形成した後、バイパス膜を形成する領域の第１のゲート絶縁膜を選択的にエッチオフし、続いてバイパス膜となる第２のゲート絶縁膜を形成する工程を有し、その後ゲート電極をＭＩＳトランジスタの領域からバイパス膜上まで連続したパターンで形成する。
【００３４】
本発明は、Ｐ型半導体ウエル領域内に形成された複数の画素ＭＯＳトランジスタを有する固体撮像素子の製造方法であって、Ｐ型半導体ウエル領域上に、画素ＭＯＳトランジスタのゲート絶縁膜と、このゲート絶縁膜より膜厚が薄いバイパス膜とを形成する工程と、ゲート絶縁膜及びバイパス膜を覆ってゲート電極となるポリシリコン層を形成する工程と、ポリシリコン層を通したイオン注入により、画素ＭＯＳトランジスタのソース領域及びドレイン領域を形成する工程とを有する固体撮像素子の製造方法である。
【００３５】
また本発明は、上記固体撮像素子の製造方法において、バイパス膜は、画素ＭＯＳトランジスタのソースとドレインとの実動作時の電位差を電界として、その電界が５ＭＶ／ｃｍを越えない膜厚である構成とする。
【００３６】
以下、図面を参照して本発明の半導体装置及びその製造方法、並びに固体撮像素子の製造方法の実施例を説明する。
図１に本発明の半導体装置、この例ではその一部のＭＩＳトランジスタを示す。この例のＭＩＳトランジスタ１は、前述の図１９の構成と同様に、フィールド領域３によって素子分離されたアクティブ領域２内に形成され、ゲート電極４がアクティブ領域２とその周囲のフィールド領域３上に亘って形成されている。アクティブ領域２には、図２の図１のＢ−Ｂ′断面図に示すように、その第１導電型のシリコン基板９の主面にゲート電極４を挟んでそれぞれ第２導電型のソース領域２１Ｓ及びドレイン２１Ｄが形成され、これらソース領域２１Ｓ及びドレイン領域２１Ｄは、コンタクト部５を介してソース電極２２Ｓ及びドレイン領域２２Ｄが接続される。７はゲート絶縁膜、１０はフィールド領域３に形成された選択酸化によるフィールド絶縁層である。
【００３７】
そして、本例においては、図３の図１のＡ−Ａ′断面図に示すように、フィールド領域３内の一部に放電用アクティブ領域６を形成し、この放電用アクティブ領域６には、ＭＩＳトランジスタ１のアクティブ領域２のゲート絶縁膜７（厚さｔ１ ）より薄い絶縁膜よりなるバイパス膜８（厚さｔ２ ；ｔ２ ＜ｔ１ ）が形成されており、このバイパス膜８上に延長するようにゲート電極４を形成して構成する。本例では、バイパス膜８はゲート絶縁膜７と同一材料で形成されている。
【００３８】
ゲート絶縁膜７がシリコン酸化膜の場合には、ゲート電極４の電圧が電圧に換算して約５ＭＶ／ｃｍからＦ−Ｎ電流（ファウラー−ノルドハイム電流）が流れ始める。薄いゲート絶縁膜と厚いゲート絶縁膜でのＦ−Ｎ電流の対比を図４に示す。薄いゲート絶縁膜（曲線Ｉ）では、厚いゲート絶縁膜（曲線ＩＩ）より低い電圧で電流が流れ始める。また、同じ印加電圧に対して、薄いゲート絶縁膜は厚いゲート絶縁膜より２桁以上大きいトンネル電流が流れる。
そして、このトンネル電流の変化の程度は、印加電圧に対して指数関数的な変化である。
【００３９】
従って、ゲート電極４のチャージアップによりゲート絶縁膜７に電圧がかかったとき、バイパス用に設けた薄いバイパス膜８の所から電荷がシリコン基板９に逃げるため、ＭＩＳトランジスタ１のゲート絶縁膜７をＦＮ電流が流れ始める電圧までゲート電極４の電位が上昇することを防止できる。
その結果、ＭＩＳトランジスタ１の閾値電圧Ｖｔｈの変動を効果的に抑制することが可能となる。
【００４０】
バイパス膜８は薄いほど、その除電効果が高い。プラズマイオン入射電流が多い設計条件に対しては、バイパス膜８をより薄く形成しなければならないが、回路動作時にはその動作のための電圧でＦＮ電流が流れないように、バイパス膜８上の電極配線を後工程で選択的にエッチング除去することが考えられる。
ただし、エッチングすること自身と、さらにその後の後工程でのチャージアップに対して、除電効果が無くなるため、あまり良い方法ではない。
【００４１】
実際には、トンネル電流は膜厚が薄くなると指数関数的に増加するから、バイパス用の膜８はトランジスタのゲート絶縁膜７より、２０〜６０％程度（数割）薄いだけで充分であり、面積的にも小さくてよい。バイパス膜８の膜厚の目安は、回路が駆動している状態で、ゲート絶縁膜７に印加される電界が５ＭＶ／ｃｍを越えない薄さの膜厚にすると最も良い。即ち、使用したい電圧でゲート絶縁膜７に印加される電界が５ＭＶ／ｃｍを越えないように膜厚を調節する。
例えば、２０ｎｍのゲート膜で５Ｖ印加されるときのトランジスタであれば、バイパス膜８の膜厚は＞１０ｎｍ、即ち１１ｎｍ程度とすればよい。
このようにすれば、回路が駆動している状態で、バイパス膜８にトンネル電流が流れないので回路動作に影響を与えることがない。
【００４２】
上述の実施例によれば、プラズマプロセスによってゲート電極４がチャージアップしても、ゲート絶縁膜７を通って流れる電流をＭＩＳトランジスタ１のアクティブ領域２とは別の所に形成したバイパス膜８によりバイパスするため、ゲート部のゲート絶縁膜７中の閾値電圧Ｖｔｈが変動しないため、Ｖｔｈにバラツキを生じない。また界面準位も少なくすることができる。
従って、Ｖｔｈが均一化されて、回路の低電圧化や薄膜化を図ることができる。
また、ＭＩＳトランジスタのＶｔｈを設計通りにすることが可能になる。
【００４３】
このとき、ゲート絶縁膜７がプロセスダメージを受けていないため、その膜質が高品質であり、その後のホットキャリア等による素子の劣化も少なくなる。
また、プラズマプロセスの許容範囲が拡大する。例えばプラズマ密度を上げてエッチングレートを増加させる等の生産性を向上させる手段を採ることができる。
【００４４】
上述の半導体装置の構成は、トランジスタが例えばｎチャネルであっても、ｐチャネルであっても、それぞれ同様に適用することができる。
【００４５】
上述の例では、ＭＩＳトランジスタ１のアクティブ領域２の周囲のフィールド領域３内に形成した放電用アクティブ領域６とゲート電極４との間にバイパス膜８を形成した例であったが、ゲート電極下のその他の位置に薄いバイパス膜８を形成した場合においても、本発明の半導体装置を適用することができる。その例を次に示す。
【００４６】
本例では、図５に示すように、ゲート電極４とその後ゲート電極４に接続して上に形成するＡｌ配線とのコンタクト部２５の位置に、薄いバイパス膜８が形成される小さな放電用アクティブ領域６を形成し、このコンタクト部２５のゲート電極４が放電用アクティブ領域６を覆う構成とする。その他の構成は図１の実施例と同様であるので、同一符号を付して重複説明を省略する。
【００４７】
本例では、特にゲート電極４とＡｌ配線とのコンタクト部２５の引き出しのパッド等の下にバイパス膜８が設けられることで、放電用アクティブ領域６及びバイパス膜８を設けることによる面積の増加が少なく、面積を最小にできるメリットがある。
【００４８】
上述の各実施例では、トランジスタ動作するチャネルがあるＭＩＳトランジスタ１のアクティブ領域２とバイパス膜８が形成される放電用アクティブ領域６とが、素子分離のフィールド絶縁等で完全に分離している。
これは、同一アクティブ領域２にバイパス膜８による放電用領域を設けるには、トランジスタの特性に影響を与えないように注意する必要があり、そのため種々の制約があり、上述の実施例のように分離した方が、面積は取るが容易に形成できる確実な方法であるからである。
【００４９】
同一アクティブ領域内にバイパス膜８を形成すると、上述のようにバイパス膜８による放電用領域の形成において制約があるが、その一方で狭い面積で形成できる利点を有する。その例を次に示す。
【００５０】
図６に示す実施例は、ＭＩＳトランジスタ１のアクティブ領域２の一部をゲート電極４に沿ってＭＩＳトランジスタ１のチャネルの外に広げ、このアクティブ領域２の広げた部分を放電用アクティブ領域６として、その中に薄いバイパス膜８をＭＩＳトランジスタ１のチャネルから離して形成する例である。
この例は、ＭＩＳトランジスタ１のソース／ドレインの狭チャネル効果に悪影響が無いときに有効であり、配線とのコンタクト部２５にまで伸びるゲート電極４の下に放電用アクティブ領域６を形成することから、この例でも狭い面積でバイパス膜８による放電用領域を形成することができる。
その他の構成は、前述の図１の及び図５に示した実施例と同様であるので、同一符号を付して重複説明を省略する。
【００５１】
また、図７に示す実施例は、ＭＩＳトランジスタ１のチャネル内部、即ちアクティブ領域２の内部にバイパス膜８による放電用領域６を設ける例である。ゲート長が長くとれる場合には、他の例と比較して素子全体の面積を最も小さくできる。
【００５２】
図８に示す実施例は、図７の実施例と同様に、該当するＭＩＳトランジスタ１のチャネルを横切ってバイパス膜８による放電用領域６を形成するものである。この例の場合にはゲート長が短い場合でも適用できる。
【００５３】
この場合には、バイパス膜８による放電用領域６がＭＩＳトランジスタの特性に直接影響するために、バイパス膜８下にＶｔｈを高くする等の制御用の追加イオン注入等を行う必要がある。
このため、例えば図１１に断面図を示すように、ゲート電極４のポリシリコン層を通じて、バイパス膜８下に高濃度、この例ではｐ型のシリコン基板９にｐ＋ のイオン注入を行う。
このようにすれば、ＭＩＳトランジスタ１の動作時において、バイパス膜８下が高濃度となりＶｔｈも高くなるため、バイパス膜８を通じたトンネル電流が流れない。
【００５４】
これら図７及び図８に示す例では、ＭＩＳトランジスタ１のアクティブ領域を形成する素子分離のパターンは変化させないため、レイアウト設計が完了してしまっている回路に対しても、追加してバイパス膜８による放電用領域６を形成することが可能である。
【００５５】
上述の各実施例では、酸化膜からなるゲート絶縁膜の薄いところをバイパス膜８として放電用領域６、いわゆるバイパス領域を形成したが、バイパス膜はトランジスタのゲート膜よりもリーク電流が流れやすい膜であればよく、例えばバイパス膜８がシリコン窒化膜を含む膜であってもよい。
【００５６】
次に、図面を利用して、本発明による半導体装置の製造方法、即ちＭＩＳトランジスタ１に対してバイパス膜８を形成する方法の実施例について説明する。
ここでは、ＭＩＳトランジスタ１のアクティブ領域２と、放電用アクティブ領域６とが分離されて形成された構成を用いて説明する。尚、ＭＩＳトランジスタ１のアクティブ領域２内にバイパス膜８による放電用領域を形成した場合にも、同様に本発明の製造方法を適用することができる。
【００５７】
まず、図９Ａに示すように、第１導電型のシリコン半導体による基体領域１１表面を選択酸化して、素子分離のためのフィールド絶縁層１０を形成した後、フィールド絶縁層１０で囲まれたＭＩＳトランジスタ１のアクティブ領域２と、フィールド領域３の一部、即ち放電用領域となる部分とにゲート絶縁膜７を形成する。このとき、ＭＩＳトランジスタ１が所望の特性を有するように、ＭＩＳトランジスタ１のアクティブ領域２のチャネル上のゲート絶縁膜７の厚さを調節して形成する。
その後、図９Ｂに示すように、表面にレジスト１２を形成し、このレジスト１２をパターニングして、後に放電用領域となる箇所に開口を形成する。
【００５８】
さらに、図９Ｃに示すように、レジスト１２の開口部から、放電用領域となる位置のゲート絶縁膜７をウエットエッチングすることにより薄くして、この領域にゲート絶縁膜７の膜厚ｔ１ より薄い膜厚ｔ２ （ｔ１ ＞ｔ２ ）のバイパス膜８を形成する。
次に、レジスト１２を剥離した後、図９Ｄに示すように、全体を覆ってゲート電極４となるポリシリコン層１３を成長させる。
【００５９】
そして、図示しないが、ポリシリコン層１３をパターニングしてゲート電極４を形成する。このパターニングの際にポリシリコン層１３に入射する荷電粒子は、薄いバイパス膜８を通じて除電され、基体領域１１に流れて行く。
第２導電型のソース領域及びドレイン領域は、ゲート電極４の形成前、又は形成後にイオン注入等により基体領域１１に形成される。
その後は通常と同様の工程を経て、目的の半導体装置を製造する。
【００６０】
次に、他の製造方法の実施例について説明する。
まず、図１０Ａに示すように、第１導電型のシリコン半導体による基体領域１１の表面に、選択酸化によって素子分離のためのフィールド絶縁層１０を形成した後、フィールド絶縁層１０に囲まれたＭＩＳトランジスタ１のアクティブ領域２と、フィールド領域３の一部、即ち放電用領域となる部分とに熱酸化等により第１のゲート絶縁膜１４を薄く形成する。
次に、図１０Ｂに示すように、表面にレジスト１２を形成した後に、このレジスト１２をリソグラフィーでパターン化して放電用領域となる部分に開口を形成し、この開口から放電用領域となる位置の第１のゲート絶縁膜１４をエッチオフして、完全に除去又は大部分を除去する。
【００６１】
レジスト１２を剥離した後、図１０Ｃに示すように、表面を覆って比較的薄い第２のゲート絶縁膜１５を形成する。第２のゲート絶縁膜１５により、放電用領域に薄いバイパス膜８が形成される。アクティブ領域２のゲート絶縁膜７は、第１のゲート絶縁膜１４と第２のゲート絶縁膜１５の積層膜によって形成される。次に、図１０Ｄに示すように、表面を覆ってゲート電極４となるポリシリコン層１３を成長させる。
【００６２】
そして、図示しないがポリシリコン層１３をパターニングしてゲート電極４を形成する。この製造方法の場合も、先の例と同様に、ポリシリコン層１３に入射した荷電粒子の除電がなされる。第２導電型のソース領域及びドレイン領域は、ゲート電極４の形成前、又は形成後にイオン注入などにより、基体領域１１に形成される。
その後は通常と同様の工程を経て、目的の半導体装置を製造する。
【００６３】
この製造方法では、ＭＩＳトランジスタ１のチャネル上のゲート絶縁膜７の厚さが、第１のゲート絶縁膜１４及び第２のゲート絶縁膜１５の膜厚の合計となるため、それぞれの絶縁膜１４及び１５の厚さの配分や形成条件を調節して製造を行う必要がある。
【００６４】
次に、図面を用いて、本発明の固体撮像素子及びその製造方法の実施例について説明する。
本発明の固体撮像素子は、画素が１個のＭＯＳトランジスタからなる構成である。本発明の実施例の説明に先立ち、画素が１個のＭＯＳトランジスタからなる固体撮像素子の一例として、図１２に示す増幅型固体撮像素子、特にその画素構造について説明する。
図１２は、代表的な増幅型固体撮像素子の１画素分の一部断面とする斜視図であり、配線を省略して示している。
この増幅型固体撮像素子３１においては、第１導電型例えばｐ型のシリコン半導体基板３２上に第２導電型即ちｎ型の半導体層（即ちオーバーフローバリア層）３３及びｐ型ウエル領域３４が形成され、このｐ型ウエル領域３４上にＳｉＯ２ 等によるゲート絶縁膜３５を介して光Ｌを透過しうるリング状のゲート電極３６が形成され、ｐ型ウエル領域３４内のリング状のゲート電極３６で囲まれた内部領域にｎ型のソース領域３７が形成され、ゲート電極３６の外周領域に他の画素と共通のｎ型のドレイン領域３８が形成され、ここに１画素となるＭＯＳトランジスタ（以下、画素ＭＯＳトランジスタと称する）３９が構成される。リング状のゲート電極３６は、光Ｌをできるだけ吸収しないように薄いか、透明の材料が選ばれ、本例では薄膜の多結晶シリコンが用いられる。
【００６５】
ゲート電極３６を通過して入射した光Ｌは、シリコン基板内で光電変換し、オーバーフローバリア層３３より浅い位置で発生した正孔ｈがゲート電極３６下のｐ型ウエル領域３４、即ち電荷蓄積領域３４ａに蓄積される。蓄積後、信号の読み出しは、ゲート電極３６をオンにしてチャネル部６０を流れる電子電流Ｉｄをソースから外部に読み出す。このときの電子電流Ｉｄは電荷蓄積領域３４ａに蓄積された電荷（正孔）ｈに応じて変調される。
このような画素ＭＯＳトランジスタ３９を多数２次元配列又は１次元配列し、画素毎に蓄積された電荷量に応じて変化する出力電流を得ることで、２次元又は１次元の画像信号が得られる。
【００６６】
続いて、図１３に本発明の固体撮像素子の実施例の平面図を示す。この例は図１２の構造の増幅型固体撮像素子に適用した場合である。
この増実施例の幅型固体撮像素子４０は、図１２で示したと同じ構造の画素ＭＯＳトランジスタ３９が、複数個マトリックス状に配列され、各列に対応する画素ＭＯＳトランジスタ３９のソース領域３７がソースコンタクト部５１を通じて垂直方向に沿って形成された例えば第１層Ａｌによる共通の信号線４１に接続される。
【００６７】
水平方向に隣り合う２つの画素ＭＯＳトランジスタ３９では、そのそれぞれリング状のゲート電極３６より延長して両延長端が互いに連結するようなＶ字状の配線部４３が形成される。
この配線部４３は、ゲート電極３６と同一電極材（すなわち導電材）により、これと一体に形成され、その連結端が垂直選択線４２とコンタクトできるように画素ＭＯＳトランジスタ３９の各行間に対応する位置に延長形成される。
【００６８】
また、上記信号線４１と直交するように画素ＭＯＳトランジスタ３９の各行間に対応する位置に例えば第２層Ａｌによる垂直選択線４２が水平方向に沿って形成され、この垂直選択線４２とゲート電極３６に一体形成したＶ字状の配線部４３の連結端とがゲートコンタクト部５２により接続される。
【００６９】
更に、配線部４３が形成されない画素ＭＯＳトランジスタ３９間に、ドレイン領域３８に接続した例えば第１層Ａｌによるドレイン電源線５３が形成される。このドレイン電源線５３とドレイン領域３８とはドレインコンタクト部５４により接続される。
【００７０】
そして、本実施例では、ゲートコンタクト部５２が形成されている位置の絶縁膜、すなわち画素を構成するＭＯＳトランジスタのゲート電極３６同士を繋ぐ配線部４３（そのゲートコンタクト部５２に対応する部分）とドレイン領域３８との間の絶縁膜を、膜中のリーク電流が流れやすいバイパス膜５５とするものである。
【００７１】
具体的には、この図１３のＤ−Ｄ′における断面構造を図１４に示すように、ｐ型ウエル領域３４表面のドレイン領域３８上に形成された、例えばＳｉＯ２ 膜からなるゲート絶縁膜３５を、ゲートコンタクト部５２の位置の配線部４３下で膜厚を薄く形成したバイパス膜５５として形成し、膜中電流を周囲より流れやすくする。
【００７２】
尚、上層配線との間には、ＢＰＳＧ（ホウ素リンシリケートガラス）等からなる平坦化層４５が形成される。そして、この平坦化層４５の上に、第１層Ａｌによる配線層すなわち信号線４１及びドレイン電源線５３が形成される。信号線４１とソース領域３７とは図示しないがソースコンタクト部５１を介して接続される。これら配線層４１，５３を覆って層間絶縁膜４６が形成され、その上に上面を平坦化する平坦化層５０が形成され、平坦化層５０の上に第２層Ａｌによる配線層すなわち垂直選択線４２が形成され、最後に表面を絶縁膜４９が覆っている。
配線部４３と垂直選択線４２との接続部では、配線部４３上に形成された導体層からなるゲートコンタクト部５２により、ゲート電極３６から延長された配線部４３と垂直選択線４２とを接続させている。
【００７３】
本実施例によれば、ゲート電極３６に入射した荷電粒子は、配線部４３下の膜中のリーク電流が流れやすいバイパス膜５５を通じて基板側に流れるため、画素ＭＯＳトランジスタ３９のゲート電極３６下のゲート絶縁膜３５が帯電して画素ＭＯＳトランジスタ３９の特性が変化することを抑制できる。
従って、各画素ＭＯＳトランジスタ３９の特性を均一化することができ、これにより画素ＭＯＳトランジスタ３９の特性のバラツキをなくし、固定パターンノイズを抑制し良好な画質が得られる固体撮像素子を構成することができる。
【００７４】
次に、本発明の固体撮像素子の製造方法を適用した、この増幅型固体撮像素子３１の製造方法を説明する。
まず、図１５Ａに平面図、図１５Ｂに図１５ＡのＣ−Ｃ′における断面図を示すように、ｐ型ウエル領域３４上に、画素ＭＯＳトランジスタ３９のゲート絶縁膜３５を形成すると共に、ｐ型ウエル領域３４の一部上にゲート絶縁膜３５よりは薄い、バイパス膜５５を形成する。
このゲート絶縁膜３５と、ゲート絶縁膜より薄いバイパス膜５５を形成する方法は、前述の図９及び図１０に示した方法を適用することができる。
【００７５】
次に、図１６Ｃに平面図、図１６Ｄに図１６ＣのＣ−Ｃ′における断面図を示すように、表面を覆ってゲート電極となるポリシリコン層５６を形成する。
【００７６】
次に、図１７Ｅに平面図、図１７Ｆに図１７ＥのＣ−Ｃ′における断面図を示すように、ポリシリコン層５６上に画素のゲート電極を決定するリング状のレジストパターン５７を形成し、このリング状のレジストパターン５７をマスクとして、後にゲート電極を構成するポリシリコン膜５６を通してｎ＋ のイオン注入し、リングの内側にソース領域３７を、リングの外側にドレイン領域３８をそれぞれ形成する。
ここで、イオン注入の際にポリシリコン層５６へ入射した荷電粒子は、先のバイパス膜５５を通して基板へ流れ、ゲート電極の帯電を防止する効果を期待できる。
【００７７】
次に、図１８Ｇに平面図を示すように、リング状のレジストパターン５７に一部重なるように、第２のレジスト層即ち、２画素のゲート電極を繋ぐ、配線部のパターンに対応したパターンの配線レジストパターン５８を形成する。
【００７８】
次に、図１８Ｈに平面図を示すように、レジストパターン５７及び配線レジストパターン５８をマスクとして、ポリシリコン層５６をエッチングして、ゲート電極３６及び配線部４３を形成する。ここで、このゲート電極３６及び配線部４３自身の加工の際にも、同様にプラズマの帯電をバイパス膜５５を通して電荷の放電を行うことができている。また、続いて行うレジスト剥離工程における酸素プラズマに対しても同様の効果を得ることができる。
【００７９】
この後に行われる、コンタクト部形成工程、垂直選択線４２及び垂直信号線４１の配線加工工程、エッチバックによる平坦化工程等の多くのプラズマプロセスにおいても、常に画素ＭＯＳトランジスタ３９のゲート電極３６に入った電荷がバイパス膜５５を通って逃げるので、ゲート電極３６下のゲート絶縁膜３５自身には電流がほとんど流れず、固定電荷の発生や界面準位が従来のようにプラズマプロセスで発生することはない。
このようにして、図１３及び図１４に示す構成の固体撮像素子４０を、ゲート絶縁膜３５に固定電荷の発生や界面準位の発生がなく、画素の特性を均一化して製造することができる。
【００８０】
また、先のバイパス膜５５は、その膜厚を次の範囲内に設定すれば回路上そのまま残しても問題はない。画素トランジスタのゲート絶縁膜３５と同じ酸化膜であれば、ゲート絶縁膜３５の膜厚よりは薄く、実動作時のドレインとゲートの電位差を電界にして、この電界が５ＭＶ／ｃｍを越えないような薄さの膜厚までは許容される。
【００８１】
また、上述の各実施例ではバイパス膜をシリコン酸化膜等により構成したが、この他の膜構造でバイパス膜を構成することもできる。この場合にも、ゲート部のゲート絶縁膜よりはリークし易いが、実際の駆動時にはバイパス膜をトンネル電流が流れすぎて、回路動作に影響を与えることがない膜構成とする必要があり、例えばシリコン窒化膜を含む膜とする。
【００８２】
本発明の半導体装置及びその製造方法、並びに固体撮像素子の製造方法は、上述の例に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
【００８３】
【発明の効果】
上述の本発明による半導体装置及びその製造方法によれば、プラズマプロセスによってゲート電極がチャージアップしても、ゲート絶縁膜を通って流れる電流を別の所に形成したバイパス膜によりバイパスするため、ゲート部のゲート絶縁膜中の閾値電圧Ｖｔｈが変動せずＶｔｈにバラツキを生じない、と共に界面準位も少なくすることができる。
【００８４】
従って本発明の半導体装置及びその製造方法により、Ｖｔｈが均一化されるため、回路の低電圧化やゲートの薄膜化を図ることができ、ＭＩＳトランジスタを有して構成されるアナログ回路の素子の特性のバラツキを低減することができる。また、トランジスタのＶｔｈが設計通りになることから、歩留まり良く製造ができる。
【００８５】
また、ゲート絶縁膜がプロセスダメージを受けていないため、膜質が高品質であり、その後のホットキャリア等による素子劣化も少なくなる。
【００８６】
また本発明の半導体装置及びその製造方法により、プラズマプロセスの許容範囲が拡大する。例えばプラズマ密度を上げてエッチングレートの増加で生産性を向上させることができる。
また、製造装置の条件の変動に寛容になり、安定した製造を行うことができる。
【００８７】
本発明の固体撮像素子の製造方法によれば、画素トランジスタのドレイン上にゲート膜より電流の流しやすいバイパス膜を設けることで、ゲート電極に入射した荷電粒子を除電して、ゲート電極加工工程、イオン注入工程を含む全プラズマプロセスでのゲート電極の帯電を抑制することができる。
従って、本発明により、画素トランジスタの閾値電圧Ｖｔｈが変動せず、バラツキを生じないと共に界面準位も少なくなる。
そして、Ｖｔｈのバラツキが低減されるため、固定パターンノイズが少ない良質な画像の固体撮像素子が実現できる。
【００８８】
また、効果的に除電ができれば、Ｖｔｈのバラツキをキャンセルするための周辺回路や外部回路が不要となるため、小型で簡素なシステム構成の固体撮像素子を構成することができる。
【図面の簡単な説明】
【図１】半導体装置の一実施例の概略構成図（平面図）である。
【図２】図１の半導体装置のＢ−Ｂ′における断面図である。
【図３】図１の半導体装置のＡ−Ａ′における断面図である。
【図４】絶縁膜への印加電圧とトンネル電流との関係を示す図である。
【図５】半導体装置の他の実施例の概略構成図（平面図）である。
【図６】半導体装置のさらに他の実施例の概略構成図（平面図）である。
【図７】半導体装置の別の実施例の概略構成図（平面図）である。
【図８】半導体装置のさらに別の実施例の概略構成図（平面図）である。
【図９】Ａ〜Ｄ 半導体装置の製造方法の実施例の製造工程図である。
【図１０】Ａ〜Ｄ 半導体装置の製造方法の他の実施例の製造工程図である。
【図１１】イオン注入によりバイパス膜下を高Ｖｔｈにする場合を説明する図である。
【図１２】増幅型固体撮像素子の構成を説明する図である。
【図１３】固体撮像素子の実施例の概略構成図（平面図）である。
【図１４】図１３の固体撮像素子（増幅型固体撮像素子）のＤ−Ｄ′における断面図である。
【図１５】本発明による固体撮像素子の製造方法の実施例の製造工程図である。
Ａ 平面図である。
Ｂ 図１５ＡのＣ−Ｃ′における断面図である。
【図１６】本発明による固体撮像素子の製造方法の実施例の製造工程図である。
Ｃ 平面図である。
Ｄ 図１６ＣのＣ−Ｃ′における断面図である。
【図１７】本発明による固体撮像素子の製造方法の実施例の製造工程図である。
Ｅ 平面図である。
Ｆ 図１７ＥのＣ−Ｃ′における断面図である。
【図１８】Ｇ、Ｈ 本発明による固体撮像素子の製造方法の実施例の製造工程図である。
【図１９】従来の半導体装置の概略構成図（平面図）である。
【符号の説明】
１ ＭＩＳトランジスタ、２ アクティブ領域、３ フィールド領域、４ ゲート電極、５ コンタクト部、６ 放電用アクティブ領域、７ ゲート絶縁膜、８バイパス膜、９ シリコン基板、１０ フィールド絶縁層、１１ 基体領域、１２ レジスト、１３ ポリシリコン層、１４ 第１のゲート絶縁膜、１５ 第２のゲート絶縁膜、２１Ｓ ソース領域、２１Ｄ ドレイン領域、２２Ｓ ソース電極、２２Ｄ ドレイン電極、２５ （配線との）コンタクト部、３１，４０増幅型固体撮像素子、３２ 半導体基板、３３ ｎ型半導体層（オーバーフローバリア層）、３４ ｐ型ウエル領域、３４ａ 電荷蓄積領域、３５ ゲート絶縁膜、３６ ゲート電極、３７ ソース領域、３８ ドレイン領域、３９ 画素ＭＯＳトランジスタ、４１ 垂直信号線、４２ 垂直選択線、４３ 配線部、４５，５０ 平坦化層、４６ 層間絶縁膜、４８ 埋め込み層、４９ 絶縁膜、５１ ソースコンタクト部、５２ ゲートコンタクト部、５３ ドレイン電源線、５４ ドレインコンタクト部、５５ バイパス膜、５６ ポリシリコン層、５７レジストパターン、５８ 配線レジストパターン、６０ チャネル部、６１ ＭＩＳトランジスタ、６２ アクティブ領域、６３ フィールド領域、６４ ゲート電極、６５ コンタクト部、ｈ 正孔、Ｉｄ 電子電流
Claims (6)
- ＭＩＳトランジスタを含む半導体装置において、
上記ＭＩＳトランジスタのゲート電極が、同一の電圧下で該ＭＩＳトランジスタのゲート絶縁膜より膜中のリーク電流が流れやすい絶縁膜からなるバイパス膜上にまで連続して形成され、
上記ＭＩＳトランジスタのアクティブ領域に接して、上記バイパス膜の領域が設けられて成る
ことを特徴とする半導体装置。 - ＭＩＳトランジスタのゲート絶縁膜より膜中のリーク電流が流れやすい絶縁膜からなるバイパス膜を形成し、該バイパス膜上にまで連続するゲート電極となる層を形成する工程と、
上記ゲート電極となる層を通してイオン注入し、上記ＭＩＳトランジスタのソース・ドレインを形成する工程とを有し、
上記バイパス膜を通して除電しながら、上記ゲート電極となる層からゲート電極を形成する加工処理を行う
ことを特徴とする半導体装置の製造方法。 - 上記ＭＩＳトランジスタのゲート絶縁膜を形成した後、上記バイパス膜を形成する領域の該ゲート絶縁膜を選択的にエッチングして薄くする工程を有し、その後上記ゲート電極を上記ＭＩＳトランジスタの領域から上記バイパス膜上まで連続したパターンで形成することを特徴とする請求項２に記載の半導体装置の製造方法。
- 上記ＭＩＳトランジスタの第１のゲート絶縁膜を形成した後、上記バイパス膜を形成する領域の該第１のゲート絶縁膜を選択的にエッチオフし、続いて上記バイパス膜となる第２のゲート絶縁膜を形成する工程を有し、その後上記ゲート電極を上記ＭＩＳトランジスタの領域から上記バイパス膜上まで連続したパターンで形成することを特徴とする請求項２に記載の半導体装置の製造方法。
- Ｐ型半導体ウエル領域内に形成された複数の画素ＭＯＳトランジスタを有する固体撮像素子の製造方法であって、
上記Ｐ型半導体ウエル領域上に、上記画素ＭＯＳトランジスタのゲート絶縁膜と、該ゲート絶縁膜より膜厚が薄いバイパス膜とを形成する工程と、
上記ゲート絶縁膜及び上記バイパス膜を覆ってゲート電極となるポリシリコン層を形成する工程と、
上記ポリシリコン層を通したイオン注入により、上記画素ＭＯＳトランジスタのソース領域及びドレイン領域を形成する工程とを有する
ことを特徴とする固体撮像素子の製造方法。 - 上記バイパス膜は、上記画素ＭＯＳトランジスタのゲートとドレインとの実動作時の電位差を電界として、該電界が５ＭＶ／ｃｍを越えない膜厚であることを特徴とする請求項５記載の固体撮像素子の製造方法。
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