CN101931008B - 一种具有体接触结构的pd soi器件 - Google Patents

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Abstract

本发明公开了一种具有体接触结构的PD SOI器件，该器件的有源区包括：栅区、体区、N型源区、N型漏区、体接触区以及硅化物；所述N型源区和N型漏区相对的分别位于所述体区前部的两侧，所述体接触区位于所述体区后部一侧与所述N型源区并排，所述硅化物位于所述体接触区及所述N型源区之上并同时与它们相接触，所述栅区为倒L型，位于所述体区之上，由所述体区的后部向外引出。该器件的体接触制作在源区与栅极引出的交界处，在有效抑制浮体效应的同时，还具有不会增加芯片面积，消除了传统体接触结构增加芯片面积的缺点，并具有制造工艺简单与常规CMOS工艺相兼容等优点。

Description

一种具有体接触结构的PD SOI器件
技术领域
本发明涉及一种MOS(Metal Oxide Semiconductor)器件结构，尤其是一种有效抑制部分耗尽SOI(PDSOI，Partially-depleted silicon-on-insulator)浮体效应的具有体接触结构的SOIMOS器件，属于半导体制造技术领域。
背景技术
随着超大规模集成电路特征尺寸的不断缩小，在材料技术、器件理论、器件结构以及制作工艺等方面出现了一系列新问题。针对这些新问题众多的科研工作者采取了一系列的新技术。SOI(Silicon On Insulator)是指绝缘体上硅技术。在SOI技术中，器件仅制造于表层很薄的硅膜中，器件与衬底之间由一层隐埋氧化层隔开，正是这种结构使得SOI技术具有了体硅无法比拟的优点。寄生电容电容小，使得SOI器件拥有高速度和低功耗。SOI CMOS器件的全介质隔离彻底消除了体硅CMOS器件的寄生闩锁效应，SOI全介质隔离使得SOI技术集成密度高以及抗辐照特性好。SOI技术广泛应用于射频、高压、抗辐照等领域。
SOI MOS根据有源体区是否耗尽分为部分耗尽PD SOI(PDSOI)和全耗尽PDSOI(FDSOI)。一般来说全耗尽PD SOI顶层硅膜会比较薄，薄膜SOI硅片成本高，另一方面全耗尽PD SOI阈值电压不易控制。因此目前普遍采用的还是部分耗尽PD SOI。
部分耗尽PD SOI的有源体区并未完全耗尽，使得体区处于悬空状态，碰撞电离的产生的电荷无法迅速移走，这会导致PD SOI特有的浮体效应。对于SOINMOS沟道电子在漏端碰撞电离产生的电子-空穴对，空穴流向体区，PD SOI浮体效应导致空穴在体区积累，从而抬高体区电势，使得SOI NMOS的阈值电压降低继而漏电流增加，导致器件的输出特性曲线IdVd有翘曲现象，这一现象称为Kink效应。Kink效应对器件和电路性能以及可靠性产生诸多不利的影响，在器件设计时应尽量抑制。对SOI PMOS，由于空穴的电离率比较低，碰撞电离产生的电子-空穴对远低于SOI NMOS，因此SOI PMOS中的Kink效应不明显。
为了解决部分耗尽SOI NMOS，通常采用体接触(body contact)的方法将“体”接固定电位(源端或地)，如图1a-1b所示，为传统T型栅结构体接触，在T型栅的一端形成的P+注入区与栅下面的P型体区相连，MOS器件工作时，体区积累的载流子通过P+通道泄放，达到降低体区电势的目的，负面作用是造成工艺流程复杂化，寄生效应增加，降低了部分电学性能并且增大了器件面积。
鉴于此，本发明为了抑制PD SOI器件中的浮体效应，提出了一种新型的体接触结构，在保证不增加芯片面积的前提下有效抑制PD SOI器件的浮体效应，工艺简单易行与集成电路工艺相兼容。
发明内容
本发明要解决的技术问题在于提供一种具有体接触结构的PD SOI器件，可有效抑制SOI浮体效应。
为了解决上述技术问题，本发明采用如下技术方案：
一种具有体接触结构的PD SOI器件，包括：衬底、位于所述衬底之上的绝缘埋层、位于所述绝缘埋层之上的有源区；
所述有源区包括：栅区、体区、N型源区、N型漏区、体接触区以及第一硅化物；所述N型源区和N型漏区相对的分别位于所述体区前部的两侧，所述体接触区位于所述体区后部一侧与所述N型源区并排，所述第一硅化物位于所述体接触区及所述N型源区之上并同时与它们相接触，所述栅区为倒L型，位于所述体区之上，由所述体区的后部向外引出。
较佳的，在所述N型漏区之上设有第二硅化物；在所述栅区之上设有第三硅化物。所述第一硅化物、第二硅化物和第三硅化物选自硅化钴、硅化钛中的一种。所述体接触区采用重掺杂的P型半导体材料。所述体区采用P型的半导体材料。所述栅区由栅介质层和位于所述栅介质层之上的栅极组成，所述栅极采用多晶硅材料。所述有源区周围设有浅沟槽隔离结构。所述栅区周围设有侧墙隔离结构。
本发明公开的一种具有体接触结构的PD SOI器件，其有益效果在于：该器件的体接触制作在源区与栅极引出的交界处，这种体接触并不增加器件的面积，相当于在不影响栅极引出的前提下，牺牲一部分的Poly栅极引出的面积用于制作体接触，从而抑制PDPD SOI器件的浮体效应。本发明在有效抑制浮体效应的同时，还具有不会增加芯片面积，消除了传统体接触结构增加芯片面积的缺点，制造工艺简单与常规CMOS工艺相兼容等优点。
附图说明
图1a为背景技术中采用体接触方法抑制浮体效应的MOS结构俯视示意图；
图1b为背景技术中采用体接触方法抑制浮体效应的MOS结构剖面示意图；
图2a-2c为本发明一种具有体接触结构的PD SOI器件的结构示意图，图2a为俯视图，图2b、2c分别为图2a中AA’、BB’两个方向的剖视图，其中图2a为了示出方便没有画出硅化物；
图3a-3i为利用本发明实施例中制备具有体接触结构的PD SOI器件的工艺流程示意图。
具体实施方式
下面结合附图进一步说明本发明，为了示出的方便附图并未按照比例绘制。
如图2a-2c所示，本发明一种具有体接触结构的PD SOI器件包括：衬底10、位于所述衬底10之上的绝缘埋层20、位于所述绝缘埋层20之上的有源区、以及位于所述有源区周围的浅沟槽隔离(STI)结构30；
所述有源区包括：栅区80、体区70、N型源区50、N型漏区40、体接触区60以及硅化物100；所述N型源区50和N型漏区40相对的分别位于所述体区70前部的两侧，所述体接触区60位于所述体区70后部一侧与所述N型源区50并排，所述硅化物100位于所述体接触区60及所述N型源区50之上并同时与它们相接触，所述栅区80为倒L型，位于所述体区70之上，由所述体区70的后部向外引出，如图2a所示，栅区80向体区70后部与体接触区60相对的另一侧方向引出。
其中，较佳的，在所述N型漏区之上设有硅化物101；在所述栅区之上设有硅化物102。所述栅区80包括栅介质层81和位于所述栅介质层81上的栅电极82。在所述栅区80周围还设有侧墙隔离结构90。所述体接触区60采用重掺杂的P型半导体材料；所述体区70采用P型的半导体材料。绝缘埋层20可采用二氧化硅或氮化硅材料，在本发明一具体例子中可采用二氧化硅，即为埋层氧化层(BOX)。所述栅极82可以采用多晶硅材料；所述栅介质层81的材料可为二氧化硅、氮氧硅化合物、碳氧硅化合物等。由于浮体效应导致的Kink效应在SOIPMOS中不明显，因此本发明的方案主要是针对SOI NMOS器件。
该具有体接触结构的PD SOI器件可以采用下述方法制作，如图3a-3i所示，包括以下步骤：
步骤一、如图3a-3b，在具有绝缘埋层20的Si材料(PDSOI)上制作浅沟槽隔离结构30，隔离出部分Si材料700，图3a为截面图，图3b为隔离出的部分Si材料700的俯视图。
步骤二、如图3c-3d，在隔离出的部分Si材料700上制作栅区80，即在该部分Si材料700上依次制作栅介质层81、栅电极82，其中栅电极82可采用多晶硅材料。在制作栅区80之前可以先对有源区进行P离子注入用于调节阈值电压。图3c为截面图，图3d为俯视图，可见栅区80为倒L型。
步骤二、如图3e，进行较高剂量的源区轻掺杂(LDS)和漏区轻掺杂(LDD)，实际的轻掺杂源漏N型注入剂量达到1e15/cm2的量级，所以可以称之为高掺杂源漏了，由此形成的轻掺杂N型源区500和轻掺杂N型漏区400具有较高的掺杂浓度，它们实际的浓度达到1e19/cm3。然而为了与源漏注入区别，这道工艺还是援引业界一直采用的名称LDD/LDS。
步骤三、如图3f，采用氧化硅或氮化硅等材料在栅区周围制作侧墙隔离结构(Spacer)90，所述侧墙隔离结构90将轻掺杂N型源区500和轻掺杂N型漏区400的部分表面覆盖。然后进行一次源区和漏区离子注入，形成N型源区50和N型漏区40，在所述N型Si材料源区50和N型漏区40之间形成体区70。
步骤四、如图3g-3h，通过离子注入的方法，在N型源区50后方栅区80的一侧向下注入离子，形成重掺杂的P型区域成为体接触区60。该体接触区60位于所述体区70后部一侧与所述N型源区50并排，如俯视图3h所示。在一具体实施例中，该步骤可以采用一道在N型源区50后方位置设有开口的掩膜版，经由该掩膜版垂直地进行重掺杂P离子注入，从而形成体接触区60。
步骤五、如图3i，通过在器件结构表面形成金属(例如Co、Ti)，然后热处理使该金属与其下的Si材料反应，从而在体接触区60及N型源区50上方、N型漏区40上方以及栅区80上方生成了硅化物(硅化钴或硅化钛)100、101和102。所述热处理优选为采用炉管退火工艺，所述热处理的温度为700-900℃，时间为50-70秒。这样体接触区60通过硅化物100与N型源区50相连，从而可将体区70积累的空穴导出。而同时形成的硅化物101和102便于后期引出电极的制作。
在制得的MOS器件结构上制作源极、漏极、栅引出电极，然后经后续半导体工艺加工即可得到完整的MOS器件。该制造工艺简单易行与常规CMOS工艺相兼容。
本发明中涉及的其他技术属于本领域技术人员熟悉的范畴，在此不再赘述。上述实施例仅用以说明而非限制本发明的技术方案。任何不脱离本发明精神和范围的技术方案均应涵盖在本发明的专利申请范围当中。

Claims (5)

1.一种具有体接触结构的PD SOI器件，其特征在于，包括：衬底、位于所述衬底之上的绝缘埋层、位于所述绝缘埋层之上的有源区；
所述有源区包括：栅区、体区、N型源区、N型漏区、体接触区以及第一硅化物；所述N型源区和N型漏区相对的分别位于所述体区前部的两侧，所述体接触制作在源区与栅极引出的交界处；所述体接触区位于所述体区后部一侧与所述N型源区并排，所述第一硅化物位于所述体接触区及所述N型源区之上并同时与它们相接触以将所述体区积累的空穴导出，所述栅区为倒L型，位于所述体区之上，所述栅区由体区后部与体接触区相对的另一侧方向朝外引出；在所述N型漏区之上设有第二硅化物；在所述栅区之上设有第三硅化物；所述第一硅化物、第二硅化物和第三硅化物选自硅化钴、硅化钛中的一种；所述栅区由栅介质层和位于所述栅介质层之上的栅极组成；所述栅极采用多晶硅材料。
2.根据权利要求1所述具有体接触结构的PD SOI器件，其特征在于：所述体接触区采用重掺杂的P型半导体材料。
3.根据权利要求1所述具有体接触结构的PD SOI器件，其特征在于：所述体区采用P型的半导体材料。
4.根据权利要求1所述具有体接触结构的PD SOI器件，其特征在于：所述有源区周围设有浅沟槽隔离结构。
5.根据权利要求1所述具有体接触结构的PD SOI器件，其特征在于：所述栅区周围设有侧墙隔离结构。
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