CN102903641A - 一种降低部分soi pd mosfet接触电阻和寄生电容的方法 - Google Patents

Abstract

本发明提供的是降低SOI PD MOSFET接触电阻和寄生电容的方法。包括在硅衬底1上外延生长SiGe层2，对中间的一段进行刻蚀，露出硅衬底1并生长外延硅层3；在外延硅层3上生长栅氧层6，在栅氧层6上淀积多晶硅栅材料，刻蚀形成栅电极7图形，淀积氮化硅介质层，回刻后形成栅侧墙8；在源漏区上方再生长硅层9，并形成N⁺重掺杂的外延硅层10；对SiGe层2进行横向选择性腐蚀，在源漏区与硅衬底1之间形成空气沟槽11；本发明本提供一种选择外延生长和横向刻蚀技术提高器件材料质量、减小闩锁效应、简化工艺步骤的降低SOI PD MOSFET接触电阻和寄生电容的方法。

Description

一种降低部分SOI PD MOSFET接触电阻和寄生电容的方法

技术领域

本发明涉及集成电路优化设计技术，具体地说是一种降低SOI PD MOSFET接触电阻和寄生电容的方法。 

背景技术

集成电路的高速发展是以MOS晶体管的尺寸不断按比例缩小为基础的，其特征尺寸的减小，不仅可以极大地提高集成电路的集成密度，还可提高电路的性能，但这也对器件的各种特性加固带来了更大的困难。 

随着集成电路的发展，集成度越来越高，这伴随着单个晶体管的尺寸不断减小，器件的工作电压也越来越低，但当器件尺寸下降到1μm以下时，器件的性能就会下降。我们知道，SOI器件相对于体硅器件而言，在低的工作电压下有更好的器件特性。这是由于SOI器件通过一层埋氧层将有源区与衬底隔离，减小了结电容。 

SOI作为一种全介质隔离技术，有着许多体硅技术不可比拟的优越性。同时，由于SOI器件的有源区制作在一个薄硅层中，薄膜器件要减小尺寸就得减小薄膜层的厚度。但是，随着薄膜层厚度的减小，薄膜层的阻抗就会随着增大，这会减小器件的电流驱动能力。若是通过减小源漏区的掩埋层来增大源漏区的膜厚，又会引起源漏与衬底之间寄生电容的增大。因此，随着器件集成电路集成度的增大，在器件的尺寸越来越小的前提下，如何减小源漏导通电阻和寄生电容成为一个日趋重要的问题。 

绝缘体上硅即SOI电路具有高速、低功耗等优点，与体硅技术相比,SOI技术在抗辐照方面特别是抗单粒子效应、抗瞬态辐照和抗中子辐照等方面具有独特的优势,因此SOI器件和电路在航天、航空、核能利用等领域有着广泛的应用，备受人们重视。但是由于SOI衬底的存在，其固有的一层较厚的埋氧层受到空间辐照源的辐射会俘获空穴，导致背栅晶体管导通，引起关态电流增加，增大功耗，同时也会影响前阈值电压等，影响了SOI器件的抗总剂量辐照水平。因此，SOI器件在抗总剂量辐照方面，与体硅器件相比没有优越性，SOI器件电路的抗总剂量辐照的加固也是一项非常具有挑战性的工作。针对此问题，已经有人提出通过改变源漏区结构，在源漏区与埋氧层之间增加一层与源或漏相反掺杂的掺杂层，隔断总剂量辐照下的背栅寄生导电沟道，增强器件的抗辐照能力。此方法结构稍显复杂，且需不断改变源漏的掺杂浓度等，在实现中难度较大。对此，另有专利提出，通过设计“L”型的埋氧层来隔断背栅导电沟道，在器件的物理结构层次上来达到增强器件抗辐照的能力。但此器件的实现工艺中有许多刻蚀步骤，繁琐且增加设计成本，且未能解决源漏导通电阻和寄生电容的改善问题，仍需改进。 

发明内容

本发明的目的在于提供一种采用选择外延生长和横向刻蚀技术提高器件材料质量、减小闩锁效应、简化工艺步骤的降低部分SOI PD（全耗尽）MOSFET接触电阻和寄生电容的方法。 

本发明的目的是这样实现的： 

降低SOI PD MOSFET接触电阻和寄生电容的方法包括以下步骤： 

①.在硅衬底1上外延生长一SiGe层2，并对中间的一段进行刻蚀，露出硅衬底1； 

②.在SiGe层2和露出的衬底上方生长外延硅层3，并对该外延硅层3进行机械抛光； 

③.在外延硅层3上方生长栅氧层6，在栅氧层6上淀积多晶硅栅材料，刻蚀形成栅电极7图形，并以栅电极7为掩膜，刻蚀栅氧层6，使两侧未掺杂的外延硅层3露出，并对两侧的外延硅层3进行N型轻掺杂； 

④.淀积氮化硅介质层，回刻后在栅电极7及栅氧层6两侧形成栅侧墙8； 

⑤.离子注入栅侧墙8两侧的外延层5，使其N⁺重掺杂，而栅侧墙8下方的N型外延层4保持N型轻掺杂； 

⑥.在源漏区上方再次外延生长硅层9，抛光后使硅层9的上表面低于栅电极7的顶层，并对硅层9进行N⁺型掺杂，形成N⁺重掺杂的外延硅层10，并与N⁺型外延层5以及N型外延层4共同构成器件的源漏区； 

⑦.对SiGe层2进行横向选择性腐蚀，在源漏区与硅衬底1之间形成空气沟槽11； 

⑧.最后进入后道工序，包括淀积钝化层、开接触孔以及金属化，即可制得该器件。 

本发明方法的优点在于： 

本发明的结构形成方法，采用了外延生长技术进行有源区和加厚源漏区材料的生长，简化了不断淀积生长的繁琐步骤，减小了器件的接触电阻；步骤中采用SiGe材料，SiGe埋层结构较锗注入源复合中心技术来说不存在注入损伤的影响，所生长的外延层质量也得到了提高；对SiGe埋层的结构采用了横向刻蚀技术，形成特殊结构，减小了器件的寄生电容，步骤简单，不影响器件的结构性能。 

附图说明

图1在SiGe及露出的衬底上生长外延硅层的工艺步骤图； 

图2在外延层上生长栅氧、淀积栅电极、生长栅侧墙并完成两侧外延层掺杂的工艺步骤图； 

图3在两侧重掺杂的外延层上生长新的外延层的工艺步骤图； 

图4对新外延层进行重掺杂并对SiGe进行横向腐蚀的工艺步骤图； 

具体实施方式

下面结合附图举例对本发明做更详细的描述： 

结合图1-图4对本发明N型场效应晶体管制备方法和工艺流程作进一步详细描述。 

1在硅衬底1上外延生长一层SiGe层2，并选定中间一段进行刻蚀，露出硅衬底1；SiGe层2的主要作用是降低空穴电流的体-源势垒，从而通过增加体区空穴电流的泄放来抑制浮体效应，SiGe层2结构较锗注入源复合中心技术来说不存在注入损伤的影响，但需要采用外延工艺；此处形成了隔断的掩埋层，阻止了背沟道的导通； 

2在SiGe层2和露出的衬底上方外延生长硅层3，并对其进行机械抛光，为制作器件的有源区做准备；本发明提出对SiGe层2进行刻蚀，使得外延硅层3与硅衬底1形成体接触，消除了Kink效应，且有利于器件的散热，同时截断的埋氧层使得器件在总剂量辐照下抑制了背沟道导电沟道，增强了器件的抗总剂量辐照能力。 

3在外延硅层3上生长栅氧层6，并选定栅极位置，在栅氧层6上淀积多晶硅栅材料，刻蚀形成栅图形7；以栅电极7为掩膜刻蚀栅氧层6，使两侧未掺杂的外延硅层3露出，并对其进行N型轻掺杂； 

4淀积氮化硅介质层，回刻后在栅电极7及栅氧层6两侧形成栅侧墙8； 

5离子注入栅侧墙8两侧的外延硅层5，对其N⁺重掺杂，形成N⁺重掺杂的5和N型轻掺杂的4组成的源漏区，轻掺杂的N型外延层4位于栅侧墙8的下方； 

6在重掺杂源漏区5上方再次生长硅层9，抛光后其上表面低于栅电极7顶层，并对其进行N⁺型重掺杂，掺杂浓度同下方源漏区的重掺杂浓度，则该重掺杂的外延硅层10和下方的重掺杂外延层5部分合并，相当于对外延层5进行加厚，形成新的源漏区结构，新的源漏区膜厚增大，减小了器件的接触电阻； 

7选用对SiGe材料有高选择性的腐蚀剂对衬底上方两侧的横向SiGe层2进行横向腐蚀，完全腐蚀后在源漏区与硅衬底1之间形成空气沟槽11，由于空气沟槽已挖空，空气的介电常数较其他介质材料相比很小，降低了源漏与衬底之间的寄生电容； 

8最后进入器件制作的常规后道工序，包括淀积钝化层、开接触孔及金属化，即可制得上述器件。 

本发明采用选择外延生长技术进行外延硅层3和N⁺重掺杂的外延硅层10的生长，提高了器件材料质量，解决了传统工艺中采用半导体硅层淀积方法生长易形成闩锁效应的缺陷。 

上述为本发明特举之实施例，并非用以限定本发明。本发明提供降低源漏导通电阻、寄生电容并抗辐照的器件，其制作工艺同样适用于普通超结结构器件以及它们的变体。在不脱离本发明的实质和范围内，可做些许的调整和优化，本发明的保护范围以权利要求为准。 

Claims (1)

1.一种降低SOI PD MOSFET接触电阻和寄生电容的方法，其特征在于包括以下步骤：

①.在硅衬底（1）上外延生长一SiGe层（2），并对中间的一段进行刻蚀，露出硅衬底（1）；

②.在SiGe层（2）和露出的衬底上方生长外延硅层（3），并对该外延硅层（3）进行机械抛光；

③.在外延硅层（3）上方生长栅氧层（6），在栅氧层（6）上淀积多晶硅栅材料，刻蚀形成栅电极（7）图形，并以栅电极（7）为掩膜，刻蚀栅氧层（6），使两侧未掺杂的外延硅层（3）露出，并对两侧的外延硅层（3）进行N型轻掺杂；

④.淀积氮化硅介质层，回刻后在栅电极（7）及栅氧层（6）两侧形成栅侧墙（8）；

⑤.离子注入栅侧墙（8）两侧的外延层（5），使其N⁺重掺杂，而栅侧墙（8）下方的外N型外延层（4）保持N型轻掺杂；

⑥.在源漏区上方再次外延生长硅层（9），抛光后使硅层（9）的上表面低于栅电极（7）的顶层，并对硅层（9）进行N⁺型掺杂，形成N⁺重掺杂的外延硅层（10），并与N⁺型外延层（5）以及N型外延层（4）共同构成器件的源漏区；

⑦.对SiGe层（2）进行横向选择性腐蚀，在源漏区与硅衬底（1）之间形成空气沟槽（11）；

⑧.最后进入后道工序，包括淀积钝化层、开接触孔以及金属化，即可制得该器件。

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