CN1624885A - 制造具有凹入沟道的薄soi cmos的方法及其制造的器件 - Google Patents

制造具有凹入沟道的薄soi cmos的方法及其制造的器件 Download PDF

Info

Publication number
CN1624885A
CN1624885A CN200410086118.7A CN200410086118A CN1624885A CN 1624885 A CN1624885 A CN 1624885A CN 200410086118 A CN200410086118 A CN 200410086118A CN 1624885 A CN1624885 A CN 1624885A
Authority
CN
China
Prior art keywords
layer
grid
separator
sige
drain
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN200410086118.7A
Other languages
English (en)
Other versions
CN100385634C (zh
Inventor
朱慧珑
布鲁斯·B·多丽丝
沃纳·A·劳施
张郢
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN1624885A publication Critical patent/CN1624885A/zh
Application granted granted Critical
Publication of CN100385634C publication Critical patent/CN100385634C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78684—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys
    • H01L29/78687—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys with a multilayer structure or superlattice structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明涉及制造具有凹入沟道的薄SOI CMOS的方法及其制造的器件。根据本发明，在SOI结构上用下述步骤形成具有凸起硅S/D和栅极结构的具有凹陷沟道的RSD FET器件：在硅层上形成SiGe层，在SiGe层上形成RSD层，蚀刻穿过RSD层以及SiGe层，形成栅极空间，该栅极空间向下穿过抵达硅层，从而形成由栅极空间隔开的一对RSD区。在栅极空间的壁上衬上内蚀刻停止层和内侧壁隔离层。在内侧壁隔离层内侧，在硅层上，形成栅极。与同内侧壁隔离层相邻的RSD区之间的栅极相邻，形成外侧壁隔离层。对RSD区掺杂，从而，在SiGe层上的凸起源极/漏极区之间的SOI硅层中形成凹入的沟道。

Description

制造具有凹入沟道的薄SOI CMOS的方法及其制造的器件
技术领域
本发明涉及SOI(绝缘体上硅)MOSFET(金属氧化物半导体场效应晶体管)器件的制造方法，尤其是UT(Ultra-Thin，超薄)RSD(凸起源极和漏极)器件的制造方法，以及由所述方法制出的结构。
背景技术
薄硅沟道(thin silicon channel)SOI器件技术对于SOI CMOS器件的制造不断向越来越小的尺寸的方向的发展来说是一项很有希望的技术。其优点是具有更陡的阈值下斜率(sub-threshold slope)、较高的迁移率(因为器件在较小的有效场下工作)、较低的结电容、消除了CMOS闩锁，并具有更好的短沟道效应控制。这种器件的缺点是由于SOI膜被减薄，因此串联电阻增加。串联电阻问题的一个解决方案是使用通过选择性外延Si生长而形成的凸起源极漏极。
在某些现有技术的薄Si沟道器件中，在形成RSD之前注入扩展区。这导致两个问题。第一个问题是，由于PMOS FET扩展区需要相当厚的偏移隔离层，在该隔离层下存在一个高电阻区。第二个问题是，由于扩展区的注入在RSD工艺之前进行，掺杂剂受到RSD工艺的显著的热平衡的影响。这可能会导致掺杂剂产生不希望有的扩散。另外，对于P型硅和N型硅来说，孕育时间(incubation time)是不同的，这导致对于PMOS FET和NMOS FET器件来说，RSD厚度很不一样。另外，在整个晶片上，以及在不同的晶片之间，掺杂剂的表面浓度应当一致，而要使RSD工艺在制造上可行，这是一个主要的挑战。
在另一种现有技术的薄硅(Si)沟道器件中，使用一个可丢弃隔离层工艺(disposable spacer process)。用一个宽的可丢弃隔离层来生成RSD。接下来，进行深源极漏极注入。然后去除该隔离层，注入扩展区。尽管使用可丢弃隔离层的方案克服了使扩展区受RSD热平衡的影响的问题，但是该工艺不能克服RSD层之外的高电阻区的问题。根据上述，很清楚，需要有一种方法同时克服高电阻问题和热平衡问题。
美国专利6,465,311(Shenoy，″Method of Making a MOSFETStructure Having Improved Source/Drain Junction Performance″)描述了一种MOSFET结构，包括在衬底的活化区上方的栅极氧化物上形成的栅极叠层。使用一对在该栅极叠层任一侧形成的浅沟槽，在该对浅沟槽内设置本征硅材料，直到该栅极叠层的顶面。该MOSFET结构包括注入了杂质的源极和漏极，形成在所述本征硅材料的上部中。该上部被配置为向下延伸到所述本征硅材料中，抵达一个在所述栅极叠层的栅极氧化物正下方的目标扩散深度。
美国专利6,391,720(Sneelal等人，″Process Flow For APerformance Enhanced MOSEET with Self-Aligned，RecessedChannel″)描述了形成一种自对准的凹入沟道MOSFET。在一个衬底上形成一个构有图案的掩模氧化物层，该衬底的活化区被一个浅沟槽隔离(STI)区包围。然后蚀刻该STI区的表面和一部分。接下来，去除所述掩模氧化物层。在未被掩模掩盖的区域，形成一个栅极凹陷。然后，在表面上生长一个薄衬垫氧化物层(pad oxide layer)，并形成一个厚氮化硅层覆盖该表面并填充所述栅极凹陷。对顶面进行平面化，暴露出所述衬垫氧化物层。生长另一个氧化物层来加厚所述衬垫氧化物层。将所述氮化硅层的一部分蚀刻掉。生成另一个氧化物层进一步加厚所述衬垫氧化物层来沿着所述栅极凹陷的侧壁形成一个渐缩的氧化物层。然后除去剩余的氮化硅层，重新露出所述栅极凹陷。向所述栅极凹陷下方的衬底中进行阈值调节和穿通注入。然后对衬垫氧化物进行各向同性蚀刻，去除所述栅极凹陷底部的氧化物层。在栅极凹陷的底部中生长一个栅极介电层。然后在顶面上淀积栅极多晶硅，填充该栅极凹陷。将顶面重新平面化而暴露出衬底。然后淀积一个屏蔽氧化物层(screen oxide layer)，接下来进行轻和重S/D注入和退火。最后进行金属化和钝化，完成MOS晶体管器件的制造。
美国专利6,225,173(Yu，″Recessed Channel Structure ForManufacturing Shallow Source/Drain Extensions″)描述了用金属镶嵌工艺制造具有超浅源极和漏极结的集成电路CMOS FET器件的方法。对衬底进行过蚀刻，形成源极和漏极区中的扩展区。
美国专利5,814,544(Huang，″Forming a MOS Transistor with ARecessed Channel″)描述了通过形成由下二氧化硅层和上氮化硅层构成的反栅极掩模而制造MOS晶体管的方法。对暴露的沟道区进行热氧化。去除掩模，以允许进行源极/漏极注入。然后去除热氧化物，使沟道区凹陷。然后进行氧化物差别生长，以掩盖源极和漏极，以进行沟道阈值调节和穿通注入。形成掺杂的多晶硅栅极，差别生长的氧化物的较薄的区域用作栅极氧化物。在所得到的结构中，穿通掺杂剂与源极和漏极隔开，降低了寄生电容，提高了晶体管的开关速度。
美国专利4,616,400(Macksey等人，″Process for Fabricating ADouble Recess Channel Field Effect Transistor″)，使用单个掩模步骤形成双凹陷N+突出FET(ledge transistor)。在一个N+外延生长层的表面上形成不同类型的两层光致抗蚀剂。在所述光致抗蚀剂层上形成一个可以用Freon进行RIE蚀刻，但是不能用氧进行RIE蚀刻的材料层。在该材料表面层中蚀刻一个栅极图案，并对所述光致抗蚀剂层进行选择性底切，形成一个用于蚀刻栅极凹陷和宽凹陷的图案。然后，通过所述材料表面层中的所述栅极图案进行垂直蒸发，形成一个栅极触点。该专利提供了一种工艺来形成自对准双凹陷晶体管，其中只用一个掩模来形成所述栅极、宽凹陷和栅极凹陷，用另一个掩模来形成所述源极和漏极触点。
首先，我们已经发现，在隔离层蚀刻工艺中，在CMOS FET器件中，对紧靠隔离层的超薄(UT)绝缘体上硅(SOI)的部分进行过蚀刻造成一些问题。因此，需要克服该问题。
另外，我们已经发现，难以控制凸起源极漏极(RSD)的外延生长，尤其是在掺杂表面上。根据本发明，可以用Si/SiGe/SOI结构来制造UT-SOI CMOS器件。
发明内容
本发明的一个目的是提供一种克服了上述问题的制造上可行的方法和器件结构。
本发明公开了一种受控的制造方法，它选择性地使沟道区凹陷，以使扩展区仍然保持较厚而不需要凸起源极漏极工艺。
根据本发明，提供了一种使用凹陷沟道制造具有凸起源极和漏极(RSD)的超薄CMOS FET器件的方法，以及用该方法制造的结构。
该方法始于一种相对较厚的改进的SOI结构，它包括在绝缘体上的硅/锗化硅/硅(Si/SiGe/Si-on-insulator)，其厚度足以用作隔离层蚀刻。
使用一个SiGe层和一个顶Si层作为蚀刻停止层，以对沟道厚度进行良好控制，沟道厚度对于UT-SOI器件的Vt、迁移率以及短沟道效应(Short Channel Effect，SCE)的控制是很重要的。
根据本发明，提供一种如下所述的在SOI结构上形成具有凹入沟道、凸起硅S/D和栅极结构的RSD FET器件的方法。在所述硅层上形成一个SiGe层，在所述SiGe层上形成一个RSD层。蚀刻穿过所述RSD层以及所述SiGe层，形成一个向下抵达所述硅层的栅极空间。形成由所述栅极空间隔开的一对RSD区。在所述栅极空间的壁上衬上一个内蚀刻停止层和内侧壁隔离层。在所述内侧壁隔离层内侧，在所述硅层上，形成一个栅极。与同所述内侧壁隔离层相邻的RSD区之间的栅极相邻，形成外侧壁隔离层，并对所述RSD区掺杂，从而，在所述SiGe层上的所述凸起源极/漏极区之间的SOI硅层中形成一个凹入的沟道。最好，在形成所述栅极空间之前，在所述凸起源极/漏极层的表面上形成一个蚀刻停止层。最好，形成所述栅极空间的步骤包括下列步骤：在所述源极/漏极层上形成一个假栅极，在所述假栅极上形成一个共形的外隔离层，在所述外隔离层上形成一个外掩模层，深蚀刻所述外掩模层，暴露出所述假栅极，以及去除所述假栅极而形成所述栅极空间。最好，所述外掩模层由二氧化硅构成，覆盖所述外隔离层，直到用栅极填充所述栅极空间并对之进行平面化。最好，所述外掩模层由锗化硅(SiGe)构成，覆盖所述外隔离层，直到用栅极填充所述栅极空间并对之进行平面化以及在所述外隔离层上形成向下到所述蚀刻停止层的凹陷。最好，形成所述衬底的绝缘体包括二氧化硅。最好，在形成所述栅极空间之前，在所述凸起源极/漏极层的表面上形成一个蚀刻停止层，并且，所述外掩模层由锗化硅(SiGe)构成，覆盖所述外隔离层，直到用栅极填充所述栅极空间并对之进行平面化以及在所述外隔离层上形成向下到该蚀刻停止层的凹陷。最好，在形成所述栅极空间之前，在所述凸起源极/漏极层的表面上形成一个蚀刻停止层，所述外掩模层由锗化硅(SiGe)构成，覆盖所述外隔离层，直到用栅极填充所述栅极空间并对之进行平面化。在所述外隔离层上形成向下到该蚀刻停止层的凹陷后，进行一个凸起源极扩展区和一个凸起漏极扩展区的注入，然后在旁边从所述栅极形成一个外隔离层。
根据本发明的另一方面，提供了一种在包括形成在衬底上的SOI硅层的SOI结构上形成具有凸起硅源极/漏极和栅极结构的FET器件的方法，其中，该衬底包括一个绝缘体，在该方法中，用如下方式在所述SiGe层上的凸起源极/漏极区之间的SOI硅层中形成一个凹入的沟道。在所述硅层上形成一个SiGe层。在所述SiGe层上形成一个凸起源极/漏极层。在所述凸起源极/漏极层上形成一个蚀刻停止层。在所述源极/漏极层上形成一个假栅极。在所述假栅极上形成一个共形的外隔离层。在所述外隔离层上形成一个外掩模层。深蚀刻所述外掩模层，暴露出所述假栅极。去除所述假栅极而形成栅极空间。蚀刻穿过所述凸起源极/漏极层以及所述SiGe层，形成一个栅极空间，该栅极空间的壁向下穿过所述凸起源极/漏极层和所述SiGe层抵达所述硅层的表面，从而形成由所述源极/漏极层中的所述栅极空间隔开的一对凸起源极/漏极区。在所述栅极空间的所述壁上衬上一个内蚀刻停止层和内侧壁隔离层。在所述内侧壁隔离层内侧，在所述硅层的被清洁的表面上，形成一个栅极，与所述内侧壁隔离层相邻形成外侧壁隔离层。对所述源极/漏极区掺杂。
最好，形成由二氧化硅构成的外掩模层，覆盖所述外隔离层，直到用栅极填充所述栅极空间并对栅极进行平面化。然后剥离所述外掩模层。形成锗化硅(SiGe)的所述外掩模层，覆盖所述外隔离层，直到用栅极填充所述栅极空间并对栅极进行平面化，然后在所述外隔离层上形成向下到与所述栅极相邻的所述蚀刻停止层的凹陷。最好，形成所述衬底的绝缘体包括二氧化硅。
最好，所述外掩模层由锗化硅(SiGe)构成，覆盖所述外隔离层，直到用栅极填充所述栅极空间并对之进行平面化以及在所述外隔离层上形成向下到该蚀刻停止层的凹陷。然后进行扩展区注入，形成一个凸起源极扩展区和一个凸起漏极扩展区，然后在旁边从所述栅极形成一个外隔离层。
在形成所述凹陷之后，在进行所述扩展区注入之前，将所述内蚀刻停止膜剥离。最好，与扩展区注入(extension implant)同时进行晕圈注入(halo implant)。最好，所述外侧壁隔离层填充所述凹陷。
根据本发明的另一方面，在包括形成在衬底上的SOI硅层的SOI结构上形成的具有凸起硅源极/漏极和栅极结构的FET器件，其中，该衬底包括一个绝缘体。在所述硅层上形成一个SiGe层，在所述SiGe层上形成一个凸起源极/漏极层。一个栅极空间，其壁向下穿过所述凸起源极/漏极层和所述SiGe层抵达所述硅层的表面，从而形成由所述源极/漏极层中的所述栅极空间隔开的一对凸起源极/漏极区。所述栅极空间的所述壁上被衬有一个内蚀刻停止层和内侧壁隔离层。在所述内侧壁隔离层内侧，在所述硅层的被清洁的表面上形成一个栅极。在所述内侧壁隔离层内的空间中形成一个栅极。与所述内侧壁隔离层相邻形成外侧壁隔离层。在所述凸起源极/漏极层中形成掺杂源极/漏极区。在所述SiGe层上的所述凸起源极/漏极区之间的SOI硅层中形成一个凹入的沟道。
附图说明
下面结合附图说明本发明的上述以及其它方面和优点。附图中：
图1A到图1C图示了本发明的三个实施例，包括形成在SOI衬底上的凸起源极/漏极FET器件，并具有针对由于隔离层蚀刻造成的损伤的增强防护；
图2A到图2P图示了用于形成FET器件的一个实施例的加工步骤，该实施例是图1A的FET器件的改进；
图3A到图3W图示了用于形成FET器件的一个实施例的加工步骤，该实施例是图1C的FET器件的改进。
具体实施方式
从相对较厚的改进的SOI结构开始。该SOI结构包括在绝缘体上的硅/锗化硅/硅(Si/SiGe/Si-on-insulator)，其厚度足够用于隔离层蚀刻。
使用SiGe层16和顶Si层18作为蚀刻停止层，以获得对沟道厚度的良好控制，沟道厚度对于UT-SOI器件的Vt、迁移率和短沟道效应(SCE)的控制是很重要的。
图1A到图1C图示了本发明的三个实施例，包括形成在SOI衬底上的凸起源极/漏极FET器件，并具有针对由于隔离层蚀刻造成的损伤的增强防护；
第一实施例
图1A图示了作为本发明第一实施例的凸起源极/漏极器件10。该器件10形成在一个SOI(氧化物上硅)衬底上。该衬底由一个厚的氧化物埋层(BOX(Buried OXide)layer)12上面形成薄硅层14构成。该硅层14已经(通过SOI上的SiGe外延生长)被覆盖了一个薄锗化硅(SiGe)膜16。通过在SiGe膜16上外延生长硅18，在该SiGe膜16上形成了包括一个凸起源极RS和凸起漏极RD的一组凸起源极/漏极(RSD)区18(以后称为RSD区18)。
在该器件10的中心，形成了一个向下直到硅层14表面的升高槽(在SOI衬底的硅层14的上面)。对该槽衬上了一个薄介电层，该介电层在其基部包括一个栅极介电层GD(比如栅极氧化物)。所述槽的侧壁被衬上一个薄的内蚀刻停止膜28，最好是氧化硅，在栅极介电层GD上方。在所述薄氧化硅层28的侧壁上形成了渐缩的氮化硅内侧壁隔离层30，在所述槽中留下一个中央开口，向下直达栅极介电层GD的表面。用栅极导体32填充所述槽，用作MOS FET器件的栅极，其被所述栅极介电层GD与硅层14隔离开，并受到所述渐缩的介电内侧壁隔离层30和所述内蚀刻停止膜28的保护。在与所述栅极导体相邻的RSD区上方，在内蚀刻停止膜28的外部，形成了一个薄介电蚀刻停止层20。该薄的介电蚀刻停止层20由最好选自氧化硅、氮化硅和氮氧化硅的材料组成。在所述内蚀刻停止膜28外侧，在所述薄介电层20上形成外侧壁隔离层36。侧壁隔离层36由最好选自氧化硅、氮化硅和氮氧化硅的材料组成。
提供了SiGe膜16和顶Si层18作为蚀刻停止层，以获得对沟道厚度的良好控制，沟道厚度对于图1A的UT-SOI器件10的Vt、迁移率和短沟道效应(SCE)的控制是很重要的。
第二实施例
图1B图示了作为本发明第二实施例的器件10’，它是图1A的改进。该器件10’形成在一个SOI(氧化物上硅)衬底上。该衬底由一个厚BOX层12上面形成薄硅层14构成。该硅层14已经(最好通过Si的SiGe外延生长)被覆盖了一个薄锗化硅(SiGe)膜16。(最好通过在SiGe上外延生长)在该SiGe膜16上形成了RSD(RS’/RD’)区18’。
但是在图1B的情况下，RSD区18’与薄氧化硅内蚀刻停止层28由外侧壁隔离层36’隔开，所述外侧壁隔离层36’由最好选自氮化硅、氧化硅和氮氧化硅的介电材料组成。所述外侧壁隔离层36’覆盖RSD区18’D，向下与内侧的内蚀刻停止膜28和外侧的RSD区18之间的SiGe层16的顶面接触。
在图1B中，与图1A一样，在该器件10’的中心，形成了一个向下直到硅层14表面的升高槽(在SOI衬底的硅层14的上面)。对该槽衬上了一个薄介电层，该介电层在其基部包括一个栅极介电层GD，加上在栅极介电层GD上方衬在所述槽的侧壁上的薄的氧化硅内蚀刻停止膜28。同样，在所述薄氧化硅层28的侧壁上形成了渐缩的氮化硅内侧壁隔离层30，在所述槽中留下一个中央开口，向下直达栅极介电层GD的表面。用栅极导体32填充所述槽，用作MOS FET器件的栅极，其被所述栅极介电层GD与硅层14隔离开，并受到所述渐缩的介电内侧壁隔离层30和所述内蚀刻停止膜28的保护。
在图1B中，对图1A中的结构进行了改进，在与所述栅极导体相邻的RSD区上方，在内蚀刻停止膜28的外部，在所述内蚀刻停止膜28外部形成了一个外侧壁隔离层36’，向下到达凸起硅层18’的下面，到达SiGe膜16的顶面。该外侧壁隔离层36’由最好选自氧化硅、氮化硅和氮氧化硅的材料组成。在图1B的实施例中，从最终产品中省略了薄介电蚀刻停止层20。
与图1A中一样，提供了SiGe膜16和顶Si层18’作为蚀刻停止层，以获得对沟道厚度的良好控制，沟道厚度对于器件比如图1A的UT-SOI器件10的Vt、迁移率和短沟道效应(SCE)的控制是很重要的。
第三实施例
图1C图示了作为本发明第三实施例的器件10”，它是图1B的器件10’的改进。与图1B中一样，图1C的该器件10”形成在一个SOI(氧化物上硅)衬底上。该衬底由一个厚BOX层12上面形成薄硅层14构成。该硅层14已经被覆盖了一个薄锗化硅(SiGe)膜16”。在该SiGe膜16”上形成了一组RSD区RS/RD。
但是在图1C的情况下，薄SiGe膜16”和RSD区RS”/RD”18’都与薄氧化硅内蚀刻停止层28由外侧壁隔离层36’隔开，所述外侧壁隔离层36’由氮化硅或氧化硅层组成，覆盖RSD区RS”/RD”，向下与内侧的内蚀刻停止膜28和外侧的RSD区RS”/RD”及SiGe膜16”之间的Si层14(在SiGe膜16”下面)的顶面接触。
与图1A和图1B中一样，在该器件10’的中心，在SOI衬底的硅层14的上方形成了一个向下直到硅层14表面的升高槽(比如图2G中的开口22L)。对该槽衬上了一个薄介电层，该介电层在其基部包括一个栅极介电层GD，加上在栅极介电层GD上方衬在所述槽的侧壁上的薄的氧化硅内蚀刻停止膜28和内侧壁隔离层30，形成一个较窄的开口(比如图2H中的变窄的开口22M)。同样，在所述薄内蚀刻停止膜28(例如氧化硅)的侧壁上形成了渐缩的氮化硅内侧壁隔离层30，在所述槽中留下一个中央开口(比如图2I中的栅极开口22N)，向下直达栅极介电层GD的表面。用栅极导体32填充所述槽，用作MOS FET器件的栅极，其被所述栅极介电层GD与硅层14隔离开，并受到所述渐缩的介电内侧壁隔离层30和所述内蚀刻停止膜28的保护。
在与所述栅极导体相邻的RSD区18上方，在内蚀刻停止膜28的外部，在所述内蚀刻停止膜28外部形成了一个外侧壁隔离层36”，向下到达硅层14和SiGe膜16”的下面，到达Si层14的顶面。该外侧壁隔离层36”由最好选自氧化硅、氮化硅和氮氧化硅的材料组成。同样，该实施例省略了薄介电蚀刻停止层20。
同样，提供了SiGe膜16”和顶Si层18”作为蚀刻停止层，以获得对沟道厚度的良好控制，沟道厚度对于器件比如图1A的UT-SOI器件10的Vt、迁移率和短沟道效应(SCE)的控制是很重要的。
第四实施例
图2A到图2P图示了用于形成FET器件50的一个实施例的加工步骤，该实施例是图1A的FET器件的改进。
图2A图示了在其制造过程的早期阶段的根据本发明的RSD FET器件50。在工艺开始时，需要一个衬底，该衬底是SOI(氧化物上硅)晶片，由厚的氧化物埋层(BOX(Buried OXide)layer)12上面形成薄的单晶硅层14构成。
步骤1：形成覆盖SOI表面的单晶硅层。
最初，如图2A所示，在器件50的单晶硅层14上形成一个薄的、全部覆盖的(blanket)单晶SiGe层16。该SiGe层16包括一个通过在硅层14上进行硅锗(SiGe)合金(具有约10-20％的Ge的Si)的外延生长而形成的单晶层。
步骤2：在SiGe层上形成凸起硅层。
图2A还图示了在通过在薄SiGe层16的表面上进行外延淀积而生长了较厚的、全部覆盖的、未掺杂的单晶凸起硅(Si)层18之后的器件50。该凸起硅层18的淀积是为了在后面的工艺中形成RSD区18。该凸起硅层比SiGe层16厚。
步骤3：在所述凸起硅层上形成第一蚀刻停止层。
图2B图示了在淀积了一个全部覆盖的、薄的第一蚀刻停止层20之后的图2A所示的器件50。该第一蚀刻停止层20由最好选自氧化硅、氮化硅和氮氧化硅的材料组成。随后淀积一个全部覆盖的假(牺牲)栅极层22，后者由较厚的、全部覆盖的材料层组成，所述材料比如是多晶硅。
步骤4：形成假栅极层和假栅极掩模
图2C图示了在淀积了假栅极层22并淀积了构图掩模(PM)材料之后的图2B的器件50，所述构图掩模材料被形成为在所述假栅极层22上的构图掩模23。该PM构图掩模23将被用来将所述假栅极层22构图为牺牲结构，牺牲结构可以被蚀刻掉，并用FET的栅极结构填充。如本领域的普通技术人员所知，PM材料由光致抗蚀剂层或者任何其它用于形成FET器件的掩模材料组成。如本领域普通技术人员所知，用传统的掩模技术将PM材料形成为栅极构图掩模23。
简而言之，在步骤3，在凸起硅层18的表面上淀积一个第一蚀刻停止层20。在如图2C和2D所示通过蚀刻对在步骤4覆盖的假栅极层22进行构图时，所述第一蚀刻停止层20用作蚀刻停止层。为了对构图形成图2H所示的栅极开口22L作准备，在第一蚀刻停止层20上淀积所述厚的、全部覆盖的牺牲假栅极22，并在假栅极层22上形成构图掩模23。
在一个替代实施例(未图示)中，可以在下一步骤中形成扩展区和源极漏极注入和硅化物。在这种情况下，在去除假栅极22之后，可以使用高k电介质和金属栅极。
步骤5：通过在掩模的图案中进行蚀刻来对假栅极构图。
图2D图示了在形成假栅极22D之后的图2C的器件50。该假栅极22D是这样形成的：使用传统的蚀刻停止检测技术，在栅极构图掩模23旁边，将假栅极层22的暴露部分蚀刻掉，直达到第一蚀刻停止层20。该假栅极22D的形状适合产生一个空洞或者槽，这在后面称为栅极开口22L，就如图2G所示。
步骤6：淀积共形的外隔离层。
图2E图示了在剥离了构图掩模23并淀积了薄的共形外隔离膜24之后的图2D的器件50。所述外隔离膜24由诸如氮化硅之类的材料组成，覆盖假栅极22D和第一蚀刻停止层20。
步骤7：淀积全部覆盖的外掩模层。
接下来，如图2E所示，进行全部覆盖的淀积，形成外掩模层26(例如二氧化硅)覆盖所述假栅极22D和外隔离膜24，用于保护所述共形的外隔离膜24。
步骤8：平面化所述外掩模层。
图2F图示了在执行CMP(化学机械平面化)之后的图2E的器件50。该CMP步骤将所述外掩模层26的一部分蚀刻掉，暴露出所述共形的外隔离膜24，停止CMP工艺时留下所述外隔离膜24的一个薄层膜覆盖所述假栅极22D。这个步骤留下的假栅极外掩模层26(例如二氧化硅)的剩余部分是平面化的、完整的。
步骤9：蚀刻外隔离膜而暴露出假栅极的顶部。
图2G图示了在进行蚀刻步骤之后的图2F的器件50。该蚀刻步骤将外隔离膜24充分蚀刻掉，暴露出假栅极22D的顶部。
步骤10：去除假栅极。
图2H图示了在去除假栅极22D(最好通过蚀刻去除)之后的图2G的器件50。去除假栅极形成了一个浅的开口部分22L。然后用下述步骤将开口22L加深：将第一蚀刻停止层20以及RSD层18和SiGe膜16的暴露部分各向异性蚀刻掉，向下到达薄硅膜14的表面。蚀刻产生高质量的平坦Si表面。该方法也可以用来在沟道中由于有应变的SiGe膜16中的应力释放而产生应力，并在器件的沟道中产生压应力。压应力可以增强PMOS FET的性能。
步骤11：淀积共形的内蚀刻停止膜和共形的内隔离膜。
图2I图示了在共形淀积了内蚀刻停止膜2W之后的图2H的器件50。该内蚀刻停止膜最好由薄的氧化硅组成，用作内隔离膜30的蚀刻停止层。接下来，仍然如图2I所示，在内蚀刻停止膜28B上共形淀积一个内隔离膜30B(最好由氮化硅组成)，将开口22L变窄，留下一个较窄较浅的开口22M。
步骤12：深蚀刻内隔离膜和内蚀刻停止膜。
图2J图示了在各向异性干法蚀刻之后的图2I的器件50。所述蚀刻通过对内隔离膜30B和内蚀刻停止膜28B的蚀刻形成内侧壁隔离层30和内蚀刻停止膜28，暴露出在开口22M底部的硅层14的表面，并暴露出在开口22M旁边的外掩模层26的顶部，形成扩大的栅极开口22N，该栅极开口是在形成内侧壁隔离层30和重新暴露硅层14的过程中形成的。
步骤13：清洁暴露出来的硅；形成栅极介电层；Vt注入。
图2K图示了对于栅极区域清洁暴露出来的硅14之后的图2J的器件50。接下来的步骤是在开口22N的底部形成一个栅极介电层GD(例如栅极氧化物GOX层或者淀积高K材料作为栅极介电层)。然后通过栅极开口22N向硅层14中进行Vt注入(如果需要的话)，如图中箭头所示。进行全面的Vt注入，也就是Vt注入到达暴露的表面的每一个地方。
步骤14：淀积栅极层。
图2L图示了在淀积了栅极层32之后的图2K的器件50。栅极层32过量填充栅极开口22N，覆盖牺牲外隔离膜24和外掩模层26的顶部，随后局部去除栅极层32。栅极层32可由多晶硅或者传统的金属栅极材料比如钨组成。栅极层32的淀积是过度的，必须通过消去工艺(subtractive process)局部去除。所述消去工艺比如是在假栅极-外掩模层26(例如二氧化硅)顶部停止的CMP。或者，可以对栅极层32进行深蚀刻(etch back)。
步骤15：剥离外掩模层。
图2M图示了在剥离外掩模层26暴露外隔离膜24之后图2L的器件50。这个步骤在层26是氧化硅的情况下采用传统的工艺。
步骤16：蚀刻外隔离膜形成初始外隔离层。
图2N图示了在用传统工艺比如反应离子等离子体蚀刻(RIE)或者干法蚀刻对外隔离膜24进行深蚀刻，形成紧挨着栅极32、内隔离层30和内蚀刻停止膜28的外隔离层24之后图2M的器件50。该步骤留下介电蚀刻停止层20的顶面从外隔离层24旁边暴露出来。
步骤17：形成用于源极/漏极(S/D)离子注入的宽外隔离层。
图2O图示了在形成与外隔离层24并列的宽源极/漏极外隔离层34(最好由氮化硅组成)(以将S/D离子注入与栅极32隔开)之后图2N的器件50。
步骤18：S/D离子注入。
图2P图示了在如箭头所示的S/D离子注入期间图2O的器件50。在注入之后，如本领域普通技术人员所知的，进行最终退火(最好是快速热退火、脉冲激光退火(spike annealing)或者无熔化激光退火)和金属化步骤，以完成MOSFET器件50。凹入沟道位于隔离层34之间SOI硅14中的栅极32下方。
第五实施例
图3A到图3T图示了用于形成RSD FET器件60的加工步骤，该器件是图1C的器件的改进。在本方面的这个实施例中，更容易进行用离子注入形成结构。该方法类似于用可丢弃的隔离层形成RSD的工艺。在本工艺中，淀积由SiGe组成的厚的外掩模层126，如步骤7的图3F所示，而不是象第四实施例那样形成外掩模层26(二氧化硅)。该外掩模层126厚约30nm。图3A图示了在其制造过程的早期阶段的器件60。
与图2A的情形一样，在第五实施例的工艺开始时，需要一个衬底，该衬底是SOI(氧化物上硅)晶片，由厚的氧化物埋层(BOX(BuriedOXide)layer)12上面形成薄的单晶硅层14构成。
步骤1：形成覆盖SOI表面的单晶SiGe层。
图3A图示了在器件50的单晶硅层14上形成一个薄的、全部覆盖的(blanket)单晶SiGe层16的初始步骤之后的器件50。该SiGe层16包括一个通过在硅层14上进行硅锗(SiGe)合金(具有约10-20％的Ge的Si)的外延生长而形成的单晶层。
步骤2：在SiGe层上形成凸起硅层。
图3A还图示了在SiGe层16上形成全部覆盖的单晶凸起硅(Si)层18之后的器件50。该Si层18是通过在薄SiGe层16上外延生长硅(Si)的单晶层18而形成的。该硅层比SiGe层16厚。
在一个替代实施例中，可以在下一步步骤中形成扩展区和源极漏极注入和硅化物。在这种情况下，可以使用高k电介质和金属栅极。
步骤3：在所述凸起硅层上形成第一蚀刻停止层。
图3B图示了在淀积了一个全部覆盖的、薄的第一蚀刻停止层20之后的图3A所示的器件60。该蚀刻停止层20由最好选自氧化硅、氮化硅和氮氧化硅的材料组成。
步骤4：形成假栅极层和假栅极掩模
图3C图示了在淀积了全部覆盖的假(牺牲)栅极层122之后的图3B的器件60，该假栅极层由诸如多晶硅之类的材料的一个厚的全部覆盖的层构成。接下来，以在所述假栅极层122上淀积掩模材料123为开端，开始栅极沟槽构图功能。如本领域普通技术人员所能理解的，掩模材料123由光致抗蚀剂层或者任何其它用于形成FET器件的掩模材料组成，被淀积在假栅极层122上，用于对假栅极层122构图。如本领域普通技术人员所知，用传统掩模技术将所述掩模材料123形成为栅极构图掩模123。图3C还图示了在假栅极层122上形成由栅极构图材料(PM)形成的栅极构图掩模123之后的器件60。如本领域普通技术人员所能理解的，掩模材料123由光致抗蚀剂层或者任何其它用于形成FET器件的掩模材料组成，被淀积在假栅极层122上，用于对假栅极层122构图。如本领域普通技术人员所知，用传统掩模技术将所述掩模材料123构图为栅极构图掩模123。
步骤5：通过在掩模的图案中进行蚀刻来对假栅极构图。
图3D图示了在形成假栅极22D之后的图3C的器件60。该假栅极122D是这样形成的：使用传统的蚀刻停止检测技术，在栅极构图掩模23旁边，将假栅极层22的暴露部分蚀刻掉，直达到第一蚀刻停止层20。
该假栅极122D被构图为形成适合产生一个空洞或者槽的形状，这在后面称为栅极开口122N，就如图3G所示。
步骤6：淀积共形的牺牲外隔离层。
图3E图示了在剥离了构图掩模23并淀积了薄的(约30nm厚)、共形的牺牲外隔离层124(由诸如氮化硅之类的材料组成)之后的图3D的器件60。所述外隔离层覆盖假栅极122D和第一蚀刻停止层20。
步骤7：淀积全部覆盖的外掩模层。
接下来，图3F图示了进行全部覆盖的淀积，形成外掩模层126覆盖所述假栅极122D和牺牲外隔离层124之后图3E的器件60。该外掩模层的材料比如SiGe的组分不同于内蚀刻停止膜28(间图3I和下面的步骤10、11)，用于保护所述共形的牺牲外隔离层124。尽管所述外掩模层126被表示为SiGe，但是如在第四实施例中一样，它可以是氧化硅，但是SiGe的优点是它能够被选择性蚀刻而不伤害如图3J-3L所示的侧壁隔离层结构上的内蚀刻停止膜28的氧化硅，在这里，侧壁隔离层结构会暴露于几个与第四实施例的实施方式不一样的蚀刻工序。这将在下面详细描述。
步骤8：平面化所述外掩模层。
图3G图示了在执行CMP(化学机械平面化)步骤之后的图3E的器件60。该CMP步骤将所述外掩模层26的一部分蚀刻掉，暴露出所述牺牲外隔离层124，在暴露出所述假栅极122D的顶面之后停止CMP工艺。该步骤留下的假栅极外掩模层126(例如二氧化硅)的剩余部分是平面化的、完整的。在该工序中，蚀刻剂去除多晶硅假栅极顶部的牺牲外隔离层124的氮化硅，深蚀刻SiGe(约30nm)。
步骤9：去除假栅极。
图3H图示了在去除假栅极122D(最好通过蚀刻去除)之后的图3G的器件60。去除假栅极形成了一个浅的开口部分122L(与图2H中的开口22L一样，其细节在此引为参考)。然后用下述步骤将开口122L加深：将第一蚀刻停止层20以及RSD层18和SiGe膜16的暴露部分各向异性蚀刻掉，向下到达薄硅膜14的表面。蚀刻产生高质量的平坦Si表面。该方法也可以用来在沟道中由于有应变的SiGe膜16中的应力释放而产生应力，并在器件的沟道中产生压应力。压应力可以增强PMOSFET的性能。
步骤10：形成内蚀刻停止膜和外隔离膜。
图3I图示了在淀积了共形覆盖开口122L(与图2H中的开口22L一样)的壁并覆盖外掩模层126的表面的内蚀刻停止膜28B之后的图3H的器件60。该内蚀刻停止膜28B最好由薄的氧化硅组成，用作牺牲外隔离层124的蚀刻停止层。接下来，仍然如图3I所示，在内蚀刻停止膜28B上共形淀积一个内隔离膜30B(最好由氮化硅组成)，将开口变窄，留下一个较窄较浅的开口122M。
步骤11：形成外隔离膜和内蚀刻停止膜。
图3J图示了在用下述方法形成内侧壁隔离层30和内蚀刻停止膜28之后图3I的器件60：对外隔离膜30B和内蚀刻停止膜28进行各向异性干法蚀刻，暴露出在图3I中开口122M底部的硅层14的表面，从器件60的表面去除层20B/30B，并重新暴露出在开口122M旁边的外掩模层26的顶部，形成扩大的栅极开口122N，该栅极开口是在形成内侧壁隔离层30和重新暴露硅层14的过程中形成的。
步骤12：清洁暴露出来的硅；形成栅极介电层；Vt注入。
图3K图示了对于栅极区域清洁暴露出来的硅14之后的图3J的器件50。接下来的步骤是在开口22N的底部形成一个栅极介电层GD(例如栅极氧化物或者淀积高K材料作为栅极介电层)。然后通过栅极开口22N向硅层14中进行Vt注入(如果需要的话)，如图中箭头所示。进行全面的Vt注入，也就是Vt注入到达暴露的表面的每一个地方。
步骤13：淀积栅极层。
图3L图示了在淀积了栅极层32之后的图3K的器件60。栅极层32过量填充栅极开口122N，覆盖牺牲外隔离层124和外掩模层126的顶部，随后局部去除栅极层32。栅极层32可由多晶硅或者传统的金属栅极材料比如钨组成。栅极层32的淀积是过度的，必须通过消去工艺(subtractive process)局部去除。所述消去工艺比如是在外掩模层126(例如SiGe层126)顶部停止的CMP。或者，可以对栅极层32进行深蚀刻(etch back)。
步骤14：在栅极附近形成牺牲外隔离层的凹陷。
图3M图示了在形成凹陷130之后图3L的器件60。该凹陷是这样形成的：对栅极32、内侧壁隔离层30和内蚀刻停止膜28进行选择性RIE蚀刻，向下直到第一蚀刻停止层20。该凹陷120是通过对内蚀刻停止膜28和外掩模层126之间的牺牲外隔离层124进行各向异性深蚀刻而形成的。该凹陷是通过用外掩模层126作为掩模、用选择性去除牺牲外隔离层124(可以是氮化硅等)而又不腐蚀外掩模层126(可以是SiGe等)的蚀刻剂对牺牲外隔离层124进行深蚀刻而形成的。该蚀刻工艺可以是各向异性RIE工艺，该工艺选择性地去除牺牲外隔离层124的暴露的氮化硅，而不会损及内蚀刻停止膜28和外掩模层126的材料(例如氧化硅)。
步骤15：剥离外掩模层。
图3N图示了在剥离了外掩模层126，从而暴露出了牺牲外隔离层124之后图3M的器件50。去除SiGe层126的方法是使用不含氢的蚀刻气体混合物。蚀刻可以是等离子体蚀刻，选择性地穿过SiGe到达Si。在这种情况下，多晶硅栅极不会被蚀刻。这里，如果要使用氧化硅而不是第五实施例的步骤6中的SiGe作为牺牲外隔离层124，则对氮化硅外掩模层126顶部的牺牲外隔离层145的氧化硅的蚀刻会波及氮化硅内隔离侧壁30上的内蚀刻停止膜28(氧化硅)。
步骤16：去除蚀刻停止层的暴露部分。
图30图示了在用牺牲外隔离层124作为掩模进行选择性各向异性RIE步骤以去除蚀刻停止层20(最好由二氧化硅组成)的暴露部分之后图3N的器件60，所述步骤在凸起硅层18的这样暴露出来的表面上停止。
步骤17：扩展凹陷，降低栅极的高度。
图3O还图示了在用牺牲外隔离层124作为掩模进行一个不同的选择性、各向异性的RIE步骤，以去除凸起硅层18的暴露部分之后的器件60。该RIE步骤在薄SiGe层16上停止，在图3N中看见凹陷130的地方的下面留下一个凹陷140。同时，栅极32的高度被降低到与凸起硅层18相等的程度，形成缩短的栅极32’，留下内隔离层30和内蚀刻停止膜28伸在其上面。另外，SiGe层16的区域RE在凸起硅结构18和栅极32’之间被暴露出来。
步骤18：剥离牺牲外隔离层。
图3O还图示了在进行RIE步骤以蚀刻掉剥离牺牲外隔离层124(最好由氮化硅组成)的暴露部分之后的器件60，使蚀刻停止层20的表面暴露出来。
步骤19：剥离第一蚀刻停止层。
图3P图示了在制造完成的中间阶段的图30的器件50，其中，所图示的是在用各向异性RIE蚀刻步骤剥离第一蚀刻停止层20(该停止层过去是由牺牲外隔离层124保护着的)之后的情况。这使得凸起硅层18的表面被暴露出来。如果第一蚀刻停止层20由氧化硅组成，则进行一个各向异性RIE步骤以剥离蚀刻停止层20。该蚀刻步骤还可以蚀刻掉内蚀刻停止膜28的某些暴露部分，所述内蚀刻停止膜是在图3M中形成凹陷129、在图3N中形成凹陷130和在图3O中形成凹陷140时暴露出来的。
步骤20：降低内侧壁隔离层。
图3Q还图示了在进行蚀刻以将内侧壁隔离层30降低到已在步骤17被降低的栅极32’的高度之后图3P的器件60。如果内侧壁隔离层30由氮化硅组成，该蚀刻最好是湿法蚀刻。
在上述蚀刻步骤中，内蚀刻停止膜28阻止了蚀刻影响内侧壁隔离层30。
步骤21：剥离内蚀刻停止膜。
图3R图示了去除内蚀刻停止膜28的剩余部分，使与栅极165相邻的侧壁隔离层暴露之后图3Q的器件60。如果内蚀刻停止膜28由氧化硅组成，则其剥离方法最好是用氢氟酸浴液进行湿法蚀刻。
步骤22：晕圈离子注入(Halo Ion-Implantation)
图3S图示了在栅极32’的边缘下方进行倾斜晕圈离子注入之后图3R的器件60。
步骤23：扩展区离子注入(Extension Ion-Implantation)
图3T图示了以垂直角度向器件60的暴露表面进行扩展区离子注入之后图3S的器件60。
步骤24：形成外侧壁隔离层。
图3U图示了在内侧壁隔离层30的外侧壁上形成外侧壁隔离层36之后图3T的器件60。该外侧壁隔离层36最好由氮化硅组成，以控制S/D扩散。
步骤25：S/D注入。
图3V图示了在外侧壁隔离层36的任一侧将源极/漏极掺杂剂向凸起源极/漏极(RSD)区18中进行S/D离子注入之后图3U的器件60。本领域普通技术人员能够理解这一点。
步骤26：S/D退火。
图3W图示了在对RSD区18进行传统的S/D退火之后图3V的器件60。
图3W图示了在传统的S/D退火(最好是RTA、脉冲激光(spike)或者非熔化激光退火)之后图3V的器件60。在这个步骤之后，可以接下来使用传统的工艺完成器件，比如本领域普通技术人员所知的硅化物化(silicidation)、形成触点等。凹入沟道位于图3W中栅极32’下方，在隔离层34中间的SOI硅14中。
尽管上面针对具体实施例对本发明进行了说明，本领域普通技术人员知道，本发明的实施可以在所附权利要求的实质范围内加以修改，也就是，可以在形式上和细节上进行修改，而不会脱离本发明的实质范围。因此，所有这样的变化都在本发明的范围之内，本发明包括所附权利要求的主题。

Claims (20)

1.一种在包括形成在衬底上的SOI硅层的SOI结构上形成具有凸起硅源极/漏极和栅极结构的FET器件的方法，其中，该衬底包括一个绝缘体，该方法包括下述步骤：
在所述硅层上形成一个SiGe层，
在所述SiGe层上形成一个凸起源极/漏极层，
蚀刻穿过所述凸起源极/漏极层以及所述SiGe层，形成一个栅极空间，该栅极空间的壁向下穿过所述凸起源极/漏极层和所述SiGe层抵达所述硅层的表面，从而形成由所述源极/漏极层中的所述栅极空间隔开的一对凸起源极/漏极区，
在所述栅极空间的所述壁上衬上一个内蚀刻停止层和内侧壁隔离层，
在所述内侧壁隔离层内侧，在所述硅层的被清洁的表面上，形成一个栅极，
与同所述内侧壁隔离层相邻的凸起源极/漏极区之间的栅极相邻，形成外侧壁隔离层，以及
对所述源极/漏极区掺杂，从而，
在所述SiGe层上的所述凸起源极/漏极区之间的SOI硅层中形成一个凹入的沟道。
2.如权利要求1所述的方法，其中，在形成所述栅极空间之前，在所述凸起源极/漏极层的表面上形成一个蚀刻停止层。
3.如权利要求1所述的方法，包括通过下述步骤形成所述栅极空间的步骤：
在所述源极/漏极层上形成一个假栅极，
在所述假栅极上形成一个共形的外隔离层，
在所述外隔离层上形成一个外掩模层，
深蚀刻所述外掩模层，暴露出所述假栅极，以及
去除所述假栅极而形成所述栅极空间。
4.如权利要求3所述的方法，其中，所述外掩模层由二氧化硅构成，覆盖所述外隔离层，直到用栅极填充所述栅极空间并对之进行平面化。
5.如权利要求3所述所述的方法，其中：
在形成所述栅极空间之前，在所述凸起源极/漏极层的表面上形成一个蚀刻停止层，并且，
所述外掩模层由锗化硅(SiGe)构成，覆盖所述外隔离层，直到用栅极填充所述栅极空间并对之进行平面化以及在所述外隔离层上形成向下到该蚀刻停止层的凹陷。
6.如权利要求2所述的方法，包括用下述步骤形成所述栅极空间的步骤：
在所述源极/漏极层上形成一个假栅极，
在所述假栅极上形成一个共形的外隔离层，
在所述外隔离层上形成一个外掩模层，
深蚀刻所述外掩模层，暴露出所述假栅极，以及
去除所述假栅极而形成所述栅极空间。
7.如权利要求1所述的方法，其中：
在形成所述栅极空间之前在所述凸起源极/漏极层的表面上形成一个蚀刻停止层，并且，
通过下述步骤形成所述栅极空间：在所述源极/漏极层上形成一个假栅极，在所述假栅极上形成一个共形的外隔离层，在所述外隔离层上形成一个外掩模层，深蚀刻所述外掩模层，暴露出所述假栅极，以及，去除所述假栅极而形成所述栅极空间。
8.如权利要求1所述的方法，其中，形成所述衬底的绝缘体包括二氧化硅。
9.如权利要求3所述所述的方法，其中：
在形成所述栅极空间之前，在所述凸起源极/漏极层的表面上形成一个蚀刻停止层，并且，
所述外掩模层由锗化硅(SiGe)构成，覆盖所述外隔离层，直到用栅极填充所述栅极空间并对之进行平面化以及在所述外隔离层上形成向下到该蚀刻停止层的凹陷。
10.如权利要求3所述所述的方法，其中：
在形成所述栅极空间之前，在所述凸起源极/漏极层的表面上形成一个蚀刻停止层，
所述外掩模层由锗化硅(SiGe)构成，覆盖所述外隔离层，直到用栅极填充所述栅极空间并对之进行平面化以及在所述外隔离层上形成向下到该蚀刻停止层的凹陷，并且，
进行一个凸起源极扩展区和一个凸起漏极扩展区的注入，然后在旁边从所述栅极形成一个外隔离层。
11.一种在包括形成在衬底上的SOI硅层的SOI结构上形成具有凸起硅源极/漏极和栅极结构的FET器件的方法，其中，该衬底包括一个绝缘体，该方法包括下述步骤：
在所述硅层上形成一个SiGe层，
在所述SiGe层上形成一个凸起源极/漏极层，
在所述凸起源极/漏极层上形成一个蚀刻停止层，
在所述源极/漏极层上形成一个假栅极，
在所述假栅极上形成一个共形的外隔离层，
在所述外隔离层上形成一个外掩模层，
深蚀刻所述外掩模层，暴露出所述假栅极，
去除所述假栅极而形成栅极空间，
蚀刻穿过所述凸起源极/漏极层以及所述SiGe层，形成一个栅极空间，该栅极空间的壁向下穿过所述凸起源极/漏极层和所述SiGe层抵达所述硅层的表面，从而形成由所述源极/漏极层中的所述栅极空间隔开的一对凸起源极/漏极区，
在所述栅极空间的所述壁上衬上一个内蚀刻停止层和内侧壁隔离层，
在所述内侧壁隔离层内侧，在所述硅层的被清洁的表面上，形成一个栅极，
与所述内侧壁隔离层相邻形成外侧壁隔离层，以及
对所述源极/漏极区掺杂，从而，
在所述SiGe层上的所述凸起源极/漏极区之间的SOI硅层中形成一个凹入的沟道。
12.如权利要求11所述的方法，其中，所述凸起源极/漏极层上的蚀刻停止层包括二氧化硅。
13.如权利要求11所述所述的方法，其中：
形成由二氧化硅构成的所述外掩模层，覆盖所述外隔离层，直到用栅极填充所述栅极空间并对栅极进行平面化，
然后剥离所述外掩模层。
14.如权利要求11所述所述的方法，包括：
形成锗化硅(SiGe)的所述外掩模层，覆盖所述外隔离层，直到用栅极填充所述栅极空间并对栅极进行平面化，
然后在所述外隔离层上形成向下到与所述栅极相邻的所述蚀刻停止层的凹陷。
15.如权利要求11所述的方法，其中，形成所述衬底的绝缘体包括二氧化硅。
16.如权利要求11所述所述的方法，其中：
所述外掩模层由锗化硅(SiGe)构成，覆盖所述外隔离层，直到用栅极填充所述栅极空间并对之进行平面化以及在所述外隔离层上形成向下到该蚀刻停止层的凹陷，并且，
然后进行扩展区注入，形成一个凸起源极扩展区和一个凸起漏极扩展区，
然后在旁边从所述栅极形成一个外隔离层。
17.如权利要求16所述的方法，其中，在形成所述凹陷之后，在进行所述扩展区注入之前，将所述内蚀刻停止膜剥离。
18.如权利要求16所述的方法，其中，与扩展区注入同时进行晕圈注入。
19.如权利要求16所述的方法，其中，所述外侧壁隔离层填充所述凹陷。
20.一种在包括形成在衬底上的SOI硅层的SOI结构上形成的具有凸起硅源极/漏极和栅极结构的FET器件，其中，该衬底包括一个绝缘体，该FET器件包括：
在所述硅层上形成的一个SiGe层，
在所述SiGe层上形成的一个凸起源极/漏极层，
一个栅极空间，其壁向下穿过所述凸起源极/漏极层和所述SiGe层抵达所述硅层的表面，从而形成由所述源极/漏极层中的所述栅极空间隔开的一对凸起源极/漏极区，
所述栅极空间的所述壁上被衬有一个内蚀刻停止层和内侧壁隔离层，
在所述内侧壁隔离层内侧，在所述硅层的被清洁的表面上形成的一个栅极，
在所述内侧壁隔离层内的空间中形成的一个栅极，
与所述内侧壁隔离层相邻形成的外侧壁隔离层，以及
在所述凸起源极/漏极层中形成的掺杂源极/漏极区，以及，
在所述SiGe层上的所述凸起源极/漏极区之间的SOI硅层中形成的一个凹入的沟道。
CNB2004100861187A 2003-10-22 2004-10-19 制造具有凹入沟道的薄soi cmos的方法及其制造的器件 Expired - Fee Related CN100385634C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/605,726 2003-10-22
US10/605,726 US6939751B2 (en) 2003-10-22 2003-10-22 Method and manufacture of thin silicon on insulator (SOI) with recessed channel

Publications (2)

Publication Number Publication Date
CN1624885A true CN1624885A (zh) 2005-06-08
CN100385634C CN100385634C (zh) 2008-04-30

Family

ID=34520357

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2004100861187A Expired - Fee Related CN100385634C (zh) 2003-10-22 2004-10-19 制造具有凹入沟道的薄soi cmos的方法及其制造的器件

Country Status (2)

Country Link
US (1) US6939751B2 (zh)
CN (1) CN100385634C (zh)

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101203947B (zh) * 2005-06-21 2010-10-06 英特尔公司 采用抬高的源极漏极和替代金属栅极的互补型金属氧化物半导体集成电路
CN101877360A (zh) * 2009-04-30 2010-11-03 台湾积体电路制造股份有限公司 集成电路结构
CN101743630B (zh) * 2007-08-15 2011-10-05 先进微装置公司 用于薄soi整合的mos晶体管及其制造方法
CN101663761B (zh) * 2006-12-15 2011-10-12 先进微装置公司 应力增强的晶体管及其制造方法
CN102263132A (zh) * 2010-05-26 2011-11-30 中国科学院微电子研究所 半导体结构及其制造方法
US8110933B2 (en) 2006-12-26 2012-02-07 Panasonic Corporation Semiconductor device mounted structure and semiconductor device mounted method
CN102386135A (zh) * 2010-09-03 2012-03-21 中芯国际集成电路制造(上海)有限公司 形成具有金属栅极的半导体器件的方法
WO2012079304A1 (zh) * 2010-12-14 2012-06-21 中国科学院微电子研究所 一种mos管及其制造方法
CN102646589A (zh) * 2011-02-17 2012-08-22 中芯国际集成电路制造(上海)有限公司 一种mosfet制造方法
CN102655110A (zh) * 2011-03-04 2012-09-05 中芯国际集成电路制造(上海)有限公司 Soi晶体管及其制造方法
CN102656695A (zh) * 2009-12-07 2012-09-05 英特尔公司 基于量子阱的半导体器件
CN102064097B (zh) * 2009-11-17 2012-11-07 中国科学院上海微系统与信息技术研究所 一种混晶材料的制备方法及用该材料制备的半导体器件
CN102903641A (zh) * 2012-10-26 2013-01-30 哈尔滨工程大学 一种降低部分soi pd mosfet接触电阻和寄生电容的方法
CN103730369A (zh) * 2012-10-16 2014-04-16 中国科学院微电子研究所 半导体器件制造方法
CN103871896A (zh) * 2012-12-17 2014-06-18 国际商业机器公司 半导体结构和制造方法
CN104167359A (zh) * 2013-05-17 2014-11-26 中国科学院微电子研究所 半导体器件制造方法
CN104681436A (zh) * 2013-11-26 2015-06-03 中芯国际集成电路制造(上海)有限公司 Pmos晶体管的形成方法
CN105762108A (zh) * 2014-12-19 2016-07-13 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Families Citing this family (75)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100500473B1 (ko) * 2003-10-22 2005-07-12 삼성전자주식회사 반도체 소자에서의 리세스 게이트 트랜지스터 구조 및형성방법
TWI228226B (en) * 2003-11-21 2005-02-21 Taiwan Semiconductor Mfg Dummy pattern layout method for improving film planarization
KR100597459B1 (ko) * 2003-12-31 2006-07-05 동부일렉트로닉스 주식회사 반도체 소자의 게이트 전극형성방법
US7202132B2 (en) * 2004-01-16 2007-04-10 International Business Machines Corporation Protecting silicon germanium sidewall with silicon for strained silicon/silicon germanium MOSFETs
KR100574338B1 (ko) * 2004-01-19 2006-04-26 삼성전자주식회사 반도체 장치의 금속 게이트 형성 방법
JP2005332993A (ja) * 2004-05-20 2005-12-02 Sanyo Electric Co Ltd 半導体装置および半導体装置の製造方法
KR100559553B1 (ko) * 2004-07-07 2006-03-10 동부아남반도체 주식회사 반도체 소자의 셸로우 트렌치 소자분리막 제조 방법
US7115955B2 (en) * 2004-07-30 2006-10-03 International Business Machines Corporation Semiconductor device having a strained raised source/drain
KR100593738B1 (ko) * 2004-08-20 2006-06-28 삼성전자주식회사 보강막 패턴들을 갖는 트랜지스터들 및 그 형성방법들
JP2006100599A (ja) * 2004-09-29 2006-04-13 Toshiba Corp 半導体装置及びその製造方法
US8903760B2 (en) * 2004-11-12 2014-12-02 International Business Machines Corporation Method and system for information workflows
US7553732B1 (en) * 2005-06-13 2009-06-30 Advanced Micro Devices, Inc. Integration scheme for constrained SEG growth on poly during raised S/D processing
FR2887370B1 (fr) * 2005-06-17 2007-12-28 Commissariat Energie Atomique Procede de fabrication d'un transistor isole a canal contraint
US7572705B1 (en) 2005-09-21 2009-08-11 Advanced Micro Devices, Inc. Semiconductor device and method of manufacturing a semiconductor device
KR100697292B1 (ko) * 2005-10-04 2007-03-20 삼성전자주식회사 반도체 장치 및 그 형성 방법
EP1786031A1 (en) * 2005-11-10 2007-05-16 STMicroelectronics S.r.l. Vertical-gate mos transistor for high voltage applications with variable gate oxide thickness
KR100714477B1 (ko) * 2005-12-07 2007-05-07 삼성전자주식회사 반도체 집적 회로 장치의 제조 방법
KR100715600B1 (ko) * 2005-12-28 2007-05-10 동부일렉트로닉스 주식회사 반도체소자의 미세패턴 형성방법
TWI305675B (en) * 2006-04-03 2009-01-21 Nanya Technology Corp Semiconductor device and fabrication thereof
DE102006019934B4 (de) * 2006-04-28 2009-10-29 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Ausbildung eines Feldeffekttransistors
KR100729364B1 (ko) * 2006-05-18 2007-06-15 삼성전자주식회사 리세스된 채널 영역을 갖는 반도체 장치 및 그 제조 방법
US7560758B2 (en) * 2006-06-29 2009-07-14 International Business Machines Corporation MOSFETs comprising source/drain recesses with slanted sidewall surfaces, and methods for fabricating the same
US20080070356A1 (en) * 2006-09-14 2008-03-20 Advanced Micro Devices, Inc. Trench replacement gate process for transistors having elevated source and drain regions
US7485510B2 (en) * 2006-10-03 2009-02-03 International Business Machines Corporation Field effect device including inverted V shaped channel region and method for fabrication thereof
KR100861174B1 (ko) * 2006-10-31 2008-09-30 주식회사 하이닉스반도체 노광 마스크 및 이를 이용한 반도체 소자의 제조 방법
US20080173950A1 (en) * 2007-01-18 2008-07-24 International Business Machines Corporation Structure and Method of Fabricating Electrical Structure Having Improved Charge Mobility
US20080217686A1 (en) * 2007-03-09 2008-09-11 International Business Machines Corporation Ultra-thin soi cmos with raised epitaxial source and drain and embedded sige pfet extension
US7755926B2 (en) * 2007-06-13 2010-07-13 International Business Machines Corporation 3-D SRAM array to improve stability and performance
US20080310220A1 (en) * 2007-06-13 2008-12-18 International Business Machines Corporation 3-d sram array to improve stability and performance
WO2009008082A1 (ja) * 2007-07-12 2009-01-15 Fujitsu Microelectronics Limited 半導体デバイス及び半導体デバイスの製造方法
US7704844B2 (en) 2007-10-04 2010-04-27 International Business Machines Corporation High performance MOSFET
JP5244364B2 (ja) * 2007-10-16 2013-07-24 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
US7615831B2 (en) * 2007-10-26 2009-11-10 International Business Machines Corporation Structure and method for fabricating self-aligned metal contacts
US7964923B2 (en) 2008-01-07 2011-06-21 International Business Machines Corporation Structure and method of creating entirely self-aligned metallic contacts
KR101408808B1 (ko) * 2008-07-24 2014-07-02 삼성전자주식회사 게이트 전극 내부에 브리지 타입 스페이서를 갖는 게이트전극 및 그 게이트 전극을 이용하는 반도체 장치 및 그제조 방법
US8169031B2 (en) 2008-08-26 2012-05-01 International Business Machines Corporation Continuous metal semiconductor alloy via for interconnects
US7883944B2 (en) * 2009-03-19 2011-02-08 International Business Machines Corporation Ultra-thin semiconductor on insulator metal gate complementary field effect transistor with metal gate and method of forming thereof
JP5406583B2 (ja) * 2009-04-10 2014-02-05 株式会社日立製作所 半導体装置
EP2454398A2 (en) * 2009-07-16 2012-05-23 MEMC Singapore Pte. Ltd. Coated crucibles and methods for preparing and use thereof
DE102009046245B4 (de) * 2009-10-30 2016-08-04 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Herstellung von Metallgateelektrodenstrukturen mit einer separaten Abtragung von Platzhaltermaterialien in Transistoren unterschiedlicher Leitfähigkeitsart
US8765532B2 (en) * 2010-01-11 2014-07-01 International Business Machines Corporation Fabrication of field effect devices using spacers
CN102222692B (zh) 2010-04-14 2013-06-12 中国科学院微电子研究所 半导体器件及其制造方法
CN102263131B (zh) * 2010-05-25 2013-05-01 中国科学院微电子研究所 一种半导体器件及其形成方法
US8716095B2 (en) * 2010-06-03 2014-05-06 Institute of Microelectronics, Chinese Academy of Sciences Manufacturing method of gate stack and semiconductor device
CN101986435B (zh) * 2010-06-25 2012-12-19 中国科学院上海微系统与信息技术研究所 防止浮体及自加热效应的mos器件结构的制造方法
CN102315269B (zh) * 2010-07-01 2013-12-25 中国科学院微电子研究所 一种半导体器件及其形成方法
US8617956B2 (en) 2010-08-19 2013-12-31 International Business Machines Corporation Method and structure for forming high-K/metal gate extremely thin semiconductor on insulator device
US8309418B2 (en) 2010-08-23 2012-11-13 International Business Machines Corporation Field effect transistor device with shaped conduction channel
TWI562313B (en) * 2010-09-06 2016-12-11 shu lu Chen Electrical switch using a recessed channel gated resistor structure and method for three dimensional integration of semiconductor device
CN102468149B (zh) * 2010-11-18 2013-10-09 中芯国际集成电路制造(上海)有限公司 金属栅电极的制作方法
CN102569395B (zh) * 2010-12-31 2014-08-20 中国科学院微电子研究所 半导体器件及其形成方法
CN102623405B (zh) * 2011-01-30 2014-08-20 中国科学院微电子研究所 一种形成半导体结构的方法
DE102011004322B4 (de) * 2011-02-17 2012-12-06 Globalfoundries Dresden Module One Llc & Co. Kg Verfahren zur Herstellung eines Halbleiterbauelements mit selbstjustierten Kontaktelementen und einer Austauschgateelektrodenstruktur
US8293615B2 (en) 2011-03-24 2012-10-23 International Business Machines Corporation Self-aligned dual depth isolation and method of fabrication
US8691650B2 (en) 2011-04-14 2014-04-08 International Business Machines Corporation MOSFET with recessed channel film and abrupt junctions
US8445345B2 (en) 2011-09-08 2013-05-21 International Business Machines Corporation CMOS structure having multiple threshold voltage devices
US8846513B2 (en) * 2011-09-23 2014-09-30 Globalfoundries Inc. Semiconductor device comprising replacement gate electrode structures and self-aligned contact elements formed by a late contact fill
US8592264B2 (en) * 2011-12-21 2013-11-26 International Business Machines Corporation Source-drain extension formation in replacement metal gate transistor device
US8697523B2 (en) * 2012-02-06 2014-04-15 International Business Machines Corporation Integration of SMT in replacement gate FINFET process flow
US9099492B2 (en) * 2012-03-26 2015-08-04 Globalfoundries Inc. Methods of forming replacement gate structures with a recessed channel
US8847315B2 (en) 2012-05-07 2014-09-30 Qualcomm Incorporated Complementary metal-oxide-semiconductor (CMOS) device and method
CN103515239A (zh) * 2012-06-28 2014-01-15 中芯国际集成电路制造(上海)有限公司 超薄soi半导体器件制造方法及超薄soi半导体器件
US8524592B1 (en) 2012-08-13 2013-09-03 Globalfoundries Inc. Methods of forming semiconductor devices with self-aligned contacts and low-k spacers and the resulting devices
US9252270B2 (en) * 2012-12-13 2016-02-02 Globalfoundries Singapore Pte. Ltd. Floating body cell
US9385044B2 (en) * 2012-12-31 2016-07-05 Texas Instruments Incorporated Replacement gate process
US8927363B2 (en) 2013-05-17 2015-01-06 International Business Machines Corporation Integrating channel SiGe into pFET structures
US9196542B2 (en) * 2013-05-22 2015-11-24 United Microelectronics Corp. Method for manufacturing semiconductor devices
CN104241389B (zh) * 2013-06-21 2017-09-01 上海和辉光电有限公司 薄膜晶体管和有源矩阵有机发光二极管组件及制造方法
US9666684B2 (en) * 2013-07-18 2017-05-30 Globalfoundries Inc. III-V semiconductor device having self-aligned contacts
US9543399B2 (en) * 2014-04-04 2017-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Device having sloped gate profile and method of manufacture
US9490161B2 (en) * 2014-04-29 2016-11-08 International Business Machines Corporation Channel SiGe devices with multiple threshold voltages on hybrid oriented substrates, and methods of manufacturing same
FR3029012B1 (fr) 2014-11-25 2017-12-22 Commissariat Energie Atomique Procede ameliore pour induire une contrainte dans un canal de transistor a l'aide de regions source/drain sacrificielles et d'un remplacement de grille
US20160247888A1 (en) * 2015-02-19 2016-08-25 International Business Machines Corporation Non-uniform gate dielectric for u-shape mosfet
US10326019B2 (en) * 2016-09-26 2019-06-18 International Business Machines Corporation Fully-depleted CMOS transistors with U-shaped channel
US10658486B2 (en) * 2017-05-18 2020-05-19 Taiwan Semiconductor Manufacutring Co., Ltd. Mitigation of time dependent dielectric breakdown

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4616400A (en) 1984-12-21 1986-10-14 Texas Instruments Incorporated Process for fabricating a double recess channel field effect transistor
US5814544A (en) 1994-07-14 1998-09-29 Vlsi Technology, Inc. Forming a MOS transistor with a recessed channel
US6063677A (en) * 1996-10-28 2000-05-16 Texas Instruments Incorporated Method of forming a MOSFET using a disposable gate and raised source and drain
US6239472B1 (en) 1998-09-01 2001-05-29 Philips Electronics North America Corp. MOSFET structure having improved source/drain junction performance
US6225173B1 (en) 1998-11-06 2001-05-01 Advanced Micro Devices, Inc. Recessed channel structure for manufacturing shallow source/drain extensions
KR100332108B1 (ko) * 1999-06-29 2002-04-10 박종섭 반도체 소자의 트랜지스터 및 그 제조 방법
US6391720B1 (en) 2000-09-27 2002-05-21 Chartered Semiconductor Manufacturing Ltd. Process flow for a performance enhanced MOSFET with self-aligned, recessed channel
US6395589B1 (en) * 2001-02-12 2002-05-28 Advanced Micro Devices, Inc. Fabrication of fully depleted field effect transistor with high-K gate dielectric in SOI technology
US6406951B1 (en) * 2001-02-12 2002-06-18 Advanced Micro Devices, Inc. Fabrication of fully depleted field effect transistor with raised source and drain in SOI technology
US6566198B2 (en) * 2001-03-29 2003-05-20 International Business Machines Corporation CMOS structure with non-epitaxial raised source/drain and self-aligned gate and method of manufacture
US20020167048A1 (en) * 2001-05-14 2002-11-14 Tweet Douglas J. Enhanced mobility NMOS and PMOS transistors using strained Si/SiGe layers on silicon-on-insulator substrates
US20030059995A1 (en) * 2001-09-24 2003-03-27 Hsu Sheng Teng Deep sub-micron raised source/drain CMOS structure and method of making the same
US6583000B1 (en) * 2002-02-07 2003-06-24 Sharp Laboratories Of America, Inc. Process integration of Si1-xGex CMOS with Si1-xGex relaxation after STI formation
US6452229B1 (en) * 2002-02-21 2002-09-17 Advanced Micro Devices, Inc. Ultra-thin fully depleted SOI device with T-shaped gate and method of fabrication
US6677646B2 (en) * 2002-04-05 2004-01-13 International Business Machines Corporation Method and structure of a disposable reversed spacer process for high performance recessed channel CMOS

Cited By (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101203947B (zh) * 2005-06-21 2010-10-06 英特尔公司 采用抬高的源极漏极和替代金属栅极的互补型金属氧化物半导体集成电路
CN101663761B (zh) * 2006-12-15 2011-10-12 先进微装置公司 应力增强的晶体管及其制造方法
CN101578695B (zh) * 2006-12-26 2012-06-13 松下电器产业株式会社 半导体元件的安装结构体及半导体元件的安装方法
US8110933B2 (en) 2006-12-26 2012-02-07 Panasonic Corporation Semiconductor device mounted structure and semiconductor device mounted method
CN101743630B (zh) * 2007-08-15 2011-10-05 先进微装置公司 用于薄soi整合的mos晶体管及其制造方法
CN101877360A (zh) * 2009-04-30 2010-11-03 台湾积体电路制造股份有限公司 集成电路结构
CN102064097B (zh) * 2009-11-17 2012-11-07 中国科学院上海微系统与信息技术研究所 一种混晶材料的制备方法及用该材料制备的半导体器件
CN102656695A (zh) * 2009-12-07 2012-09-05 英特尔公司 基于量子阱的半导体器件
GB2483405A (en) * 2010-05-26 2012-03-07 Inst Of Microelectronics Cas Semiconductor structure and method for manufacturing the same
WO2011147062A1 (zh) * 2010-05-26 2011-12-01 中国科学院微电子研究所 半导体结构及其制造方法
CN102263132A (zh) * 2010-05-26 2011-11-30 中国科学院微电子研究所 半导体结构及其制造方法
US8399315B2 (en) 2010-05-26 2013-03-19 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor structure and method for manufacturing the same
GB2483405B (en) * 2010-05-26 2014-09-10 Inst Of Microelectronics Cas Semiconductor structure and method for manufacturing the same
CN102386135A (zh) * 2010-09-03 2012-03-21 中芯国际集成电路制造(上海)有限公司 形成具有金属栅极的半导体器件的方法
WO2012079304A1 (zh) * 2010-12-14 2012-06-21 中国科学院微电子研究所 一种mos管及其制造方法
CN102646589A (zh) * 2011-02-17 2012-08-22 中芯国际集成电路制造(上海)有限公司 一种mosfet制造方法
CN102646589B (zh) * 2011-02-17 2015-01-07 中芯国际集成电路制造(上海)有限公司 一种mosfet制造方法
CN102655110A (zh) * 2011-03-04 2012-09-05 中芯国际集成电路制造(上海)有限公司 Soi晶体管及其制造方法
CN102655110B (zh) * 2011-03-04 2014-10-22 中芯国际集成电路制造(上海)有限公司 Soi晶体管及其制造方法
WO2014059562A1 (zh) * 2012-10-16 2014-04-24 中国科学院微电子研究所 半导体器件制造方法
CN103730369A (zh) * 2012-10-16 2014-04-16 中国科学院微电子研究所 半导体器件制造方法
CN102903641A (zh) * 2012-10-26 2013-01-30 哈尔滨工程大学 一种降低部分soi pd mosfet接触电阻和寄生电容的方法
CN103871896A (zh) * 2012-12-17 2014-06-18 国际商业机器公司 半导体结构和制造方法
CN103871896B (zh) * 2012-12-17 2017-03-01 国际商业机器公司 半导体结构和制造方法
CN104167359A (zh) * 2013-05-17 2014-11-26 中国科学院微电子研究所 半导体器件制造方法
CN104167359B (zh) * 2013-05-17 2018-05-15 中国科学院微电子研究所 半导体器件制造方法
CN104681436A (zh) * 2013-11-26 2015-06-03 中芯国际集成电路制造(上海)有限公司 Pmos晶体管的形成方法
CN105762108A (zh) * 2014-12-19 2016-07-13 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN105762108B (zh) * 2014-12-19 2019-03-29 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Also Published As

Publication number Publication date
CN100385634C (zh) 2008-04-30
US6939751B2 (en) 2005-09-06
US20050090066A1 (en) 2005-04-28

Similar Documents

Publication Publication Date Title
CN1624885A (zh) 制造具有凹入沟道的薄soi cmos的方法及其制造的器件
CN1235291C (zh) 半导体器件和半导体器件的制造方法
US8198194B2 (en) Methods of forming p-channel field effect transistors having SiGe source/drain regions
TWI260091B (en) Semiconductor device and method of manufacturing the same
CN100345280C (zh) 具有晶格不相称区的变形沟道晶体管结构及其制造方法
CN2710164Y (zh) 具有多方位的绝缘层上覆硅芯片
US7648868B2 (en) Metal-gated MOSFET devices having scaled gate stack thickness
CN1293637C (zh) 具有应变沟道的互补式金属氧化物半导体及其制作方法
US8735937B2 (en) Fully isolated LIGBT and methods for forming the same
JP2735041B2 (ja) 半導体装置およびその製造方法
CN1728402A (zh) 超薄型本体超陡后退阱（ssrw）场效应晶体管器件
CN1722363A (zh) 制造应变含硅混合衬底的方法以及含硅混合衬底
CN101075562A (zh) 制造晶体管结构的方法
JP2002141420A (ja) 半導体装置及びその製造方法
CN1873990A (zh) 半导体器件及其制造方法
US8691644B2 (en) Method of forming a CMOS device with a stressed-channel NMOS transistor and a strained-channel PMOS transistor
CN1157794C (zh) 半导体装置及其制造方法
CN1126150C (zh) 制造半导体器件的方法
US20120100684A1 (en) Method of fabricating semiconductor device
CN1395316A (zh) 半导体器件及其制造方法
US6268253B1 (en) Forming a removable spacer of uniform width on sidewalls of a gate of a field effect transistor during a differential rapid thermal anneal process
CN1421913A (zh) 具有沟槽隔离的半导体器件及其制造方法
WO2013006991A1 (zh) 半导体器件及其制造方法
US7615430B2 (en) Field effect transistor and method of manufacturing a field effect transistor
CN1557023A (zh) 用于包覆栅金属氧化物半导体场效应晶体管的方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20080430

Termination date: 20151019

EXPY Termination of patent right or utility model