CN1421913A - 具有沟槽隔离的半导体器件及其制造方法 - Google Patents

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Abstract

本发明的主要目的在于提供具有能够减缓应力、同时能够可控地形成沟道截止层，以及能够得到良好的隔离特性的改进了的沟槽隔离的半导体器件。在半导体衬底(1)的表面设置了沟槽(6)。以在沟槽(6)内产生孔隙的方式，设置了其一部分嵌入给该沟槽(6)，并且向上方延伸的绝缘膜(8)。使沟槽(6)的上端的直径比绝缘膜(8)的直径小。

Description

具有沟槽隔离的半导体器件及其制造方法
发明背景
发明领域
本发明一般地说涉及具有隔离沟槽的半导体器件，更特定地说涉及具有能减缓应力、同时能得到良好隔离特性的改进了的沟槽隔离的半导体器件。另外，本发明还涉及具有这种沟槽隔离的半导体器件的制造方法。
背景技术描述
随着半导体器件的微型化取得进展，对用于隔离晶体管那样的元件的元件隔离的要求越来越严。近年来，作为元件隔离技术，使用了在半导体衬底上形成沟槽的浅沟槽隔离技术。估计今后隔离区的宽度将至100nm或在此以下。作为隔离绝缘膜，在衬底上形成的沟槽内埋入了氧化硅膜，但是，这需要沟槽宽度的减小以及很高的埋入技术。随着隔离宽度变窄，对100nm以下的器件向沟槽内部埋入绝缘膜变得越来越困难。
下面对现有制造方法进行说明。
参照图40，利用热氧化法或CVD(Chemical Vapor Deposition，化学汽相淀积)法在半导体衬底101上形成例如10～20nm的氧化硅膜102。接着利用CVD法形成例如100～200nm的氮化硅膜103。之后，用照相制版法和刻蚀法对氮化硅膜103和氧化硅膜102构制图形。
参照图41，以氮化硅膜103和氧化硅膜102为掩模，对半导体衬底101进行刻蚀，形成例如深度为100～300nm的沟槽104。
参照图42，用热氧化法在沟槽104的表面形成例如10～20nm厚的热氧化膜105。然后用CVD法，例如高密度等离子体CVD法，形成例如500～1000nm的氧化硅膜106，埋入沟槽104中。这时，当沟槽104的宽度微细化时掩埋变得困难，例如当宽度在100nm以下时，往往在非最佳条件下形成孔隙107。
参照图42和图43，用CMP(Chemical Mechanical Polish，化学机械抛光)法研磨氧化硅膜106使其平坦化，并使氮化硅膜103的表面露出。在该工序中，仅在沟槽104的上部形成氧化硅膜106。
参照图44，刻蚀氧化硅膜106，使其最上表面与半导体衬底101的表面一致。
参照图45，刻蚀氮化硅膜103和氧化硅膜102，使仅在沟槽104的内部残留氧化硅膜106，形成元件隔离。
参照图46，然后用熟知的方法，例如用热氧化法，形成栅氧化膜108，形成栅极109，形成第1杂质扩散层110，形成侧壁衬垫111，形成第2杂质扩散层112，完成MOSFET。
虽然用以上的方法制造了现有的半导体器件，但是，参照图46，当有孔隙107形成时，在埋入元件隔离沟槽104中的氧化硅膜106的表面上产生洼坑，在该洼坑中生成栅极形成时的刻蚀残渣113。该刻蚀残渣113会引起例如栅极间的不需要的短路，增加集成电路的不合格率，降低成品率这类问题的发生。
另外，由于埋入沟槽中的氧化硅膜和半导体衬底硅的热膨胀系数不同，所以会产生热应力，使电学特性变坏。当在沟槽内部形成孔隙进行应力减缓时，难以对孔隙的形状恒定地进行控制，难以形成沟道截止注入层。
发明概述
本发明是为了解决上述诸问题的发明，其目的在于提供具有能够防止栅极间的不需要的短路的改进了的沟槽隔离的半导体器件。
本发明的另一目的在于提供具有能够进行应力减缓的改进了的沟槽隔离的半导体器件。
根据本发明的第1方面，半导体器件包含半导体衬底。在上述半导体衬底的表面设置了沟槽。以在上述沟槽内产生孔隙的方式，设置了其一部分嵌入该沟槽、并且向上方延伸的绝缘膜。上述沟槽的上端的直径比上述绝缘膜的直径小。
按照本发明的优选实施形态，其特征在于：上述绝缘膜由直径向上逐渐变宽的第1绝缘膜和从周围包围该第1绝缘膜、并且宽度向上逐渐变窄的第2绝缘膜构成。
根据本发明的第2方面，具有沟槽隔离的半导体器件包含半导体衬底。在上述半导体衬底的表面设置了沟槽。在上述沟槽的内壁形成了氧化硅膜。夹着上述氧化硅膜硅膜被埋入上述沟槽内。绝缘膜与上述硅膜的表面相接触，并且向沟槽的上方延伸。
根据本发明的第3方面，在具有沟槽隔离的半导体器件的制造方法中，首先在半导体衬底上形成掩模膜。刻蚀上述掩模膜，保留所希望的区域。在刻蚀后剩下的掩模膜的侧壁上形成侧壁衬垫。以上述掩模膜和上述侧壁衬垫作为掩模对上述半导体衬底的表面进行刻蚀，形成沟槽。以在上述沟槽的内部，一边残留孔隙一边覆盖该沟槽的上端部的方式，在上述半导体衬底上形成绝缘膜。刻蚀上述绝缘膜直至掩模膜的表面露出。去除掉上述掩模膜。对上述半导体衬底的表面进行离子注入。
附图的简单说明
图1是实施例1的半导体器件的制造方法按工序顺序的第1工序的半导体器件的剖面图。
图2是实施例1的半导体器件的制造方法按工序顺序的第2工序的半导体器件的剖面图。
图3是实施例1的半导体器件的制造方法按工序顺序的第3工序的半导体器件的剖面图。
图4是实施例1的半导体器件的制造方法按工序顺序的第4工序的半导体器件的剖面图。
图5是实施例1的半导体器件的制造方法按工序顺序的第5工序的半导体器件的剖面图。
图6是实施例1的半导体器件的制造方法按工序顺序的第6工序的半导体器件的剖面图。
图7是实施例1的半导体器件的制造方法按工序顺序的第7工序的半导体器件的剖面图。
图8是实施例1的半导体器件的制造方法按工序顺序的第8工序的半导体器件的剖面图。
图9是实施例1的半导体器件的制造方法按工序顺序的第9工序的半导体器件的剖面图。
图10是实施例1的半导体器件的制造方法按工序顺序的第10工序的半导体器件的剖面图。
图11是实施例1的半导体器件的制造方法按工序顺序的第11工序的半导体器件的剖面图。
图12是实施例1的半导体器件的制造方法按工序顺序的第12工序的半导体器件的剖面图。
图13是实施例1的半导体器件的制造方法按工序顺序的第13工序的半导体器件的剖面图。
图14是图13器件的源、栅、漏方向的剖面图。
图15是实施例1的半导体器件的制造方法按工序顺序的第14工序的半导体器件的剖面图。
图16是图15器件的源、栅、漏方向的剖面图。
图17是实施例2的半导体器件的制造方法按工序顺序的第1工序的半导体器件的剖面图。
图18是实施例2的半导体器件的制造方法按工序顺序的第2工序的半导体器件的剖面图。
图19是实施例2的半导体器件的制造方法按工序顺序的第3工序的半导体器件的剖面图。
图20是实施例2的半导体器件的制造方法按工序顺序的第4工序的半导体器件的剖面图。
图21是实施例2的半导体器件的制造方法按工序顺序的第5工序的半导体器件的剖面图。
图22是实施例2的半导体器件的制造方法按工序顺序的第6工序的半导体器件的剖面图。
图23是实施例3的半导体器件的制造方法按工序顺序的第1工序的半导体器件的剖面图。
图24是实施例3的半导体器件的制造方法按工序顺序的第2工序的半导体器件的剖面图。
图25是实施例3的半导体器件的制造方法按工序顺序的第3工序的半导体器件的剖面图。
图26是实施例3的半导体器件的制造方法按工序顺序的第4工序的半导体器件的剖面图。
图27是实施例3的半导体器件的制造方法按工序顺序的第5工序的半导体器件的剖面图。
图28是实施例3的半导体器件的制造方法按工序顺序的第6工序的半导体器件的剖面图。
图29是实施例3的半导体器件的制造方法按工序顺序的第7工序的半导体器件的剖面图。
图30是实施例4的半导体器件的制造方法按工序顺序的第1工序的半导体器件的剖面图。
图31是实施例4的半导体器件的制造方法按工序顺序的第2工序的半导体器件的剖面图。
图32是实施例4的半导体器件的制造方法按工序顺序的第3工序的半导体器件的剖面图。
图33是实施例4的半导体器件的制造方法按工序顺序的第4工序的半导体器件的剖面图。
图34是实施例4的半导体器件的制造方法按工序顺序的第5工序的半导体器件的剖面图。
图35是实施例5的半导体器件的制造方法按工序顺序的第1工序的半导体器件的剖面图。
图36是实施例5的半导体器件的制造方法按工序顺序的第2工序的半导体器件的剖面图。
图37是实施例6的半导体器件的制造方法按工序顺序的第1工序的半导体器件的剖面图。
图38是实施例6的半导体器件的制造方法按工序顺序的第2工序的半导体器件的剖面图。
图39是实施例6的半导体器件的制造方法按工序顺序的第3工序的半导体器件的剖面图。
图40是现有的半导体器件的制造方法按工序顺序的第1工序的半导体器件的剖面图。
图41是现有的半导体器件的制造方法按工序顺序的第2工序的半导体器件的剖面图。
图42是现有的半导体器件的制造方法按工序顺序的第3工序的半导体器件的剖面图。
图43是现有的半导体器件的制造方法按工序顺序的第4工序的半导体器件的剖面图。
图44是现有的半导体器件的制造方法按工序顺序的第5工序的半导体器件的剖面图。
图45是现有的半导体器件的制造方法按工序顺序的第6工序的半导体器件的剖面图。
图46是现有的半导体器件的制造方法按工序顺序的第7工序的半导体器件的剖面图。
优选实施例
下面利用附图来说明本发明的实施例。
实施例1
参照图1，利用热氧化法或CVD法在半导体衬底1上形成例如5～10nm的氧化硅膜2。然后，用CVD法形成例如100～300nm的第1掩模膜3，譬如是硅膜。之后，形成膜厚为50～150nm的第2掩模膜4，譬如是氮化硅膜。掩模膜3也可以用硅锗膜代替硅膜。
参照图2，利用CVD法形成例如10～50nm的其材料与第2掩模膜4不同的氧化硅膜。接着，各向异性地刻蚀该氧化硅膜，形成侧壁衬垫5。这时，形成的膜厚在沟槽宽度的一半以下。
参照图3，以侧壁衬垫5、第2掩模膜4和第1掩模膜3作为掩模，刻蚀半导体衬底1，形成例如200～400nm深的沟槽6。
参照图4，用热氧化法在沟槽6的表面形成例如5～20nm厚的热氧化膜7。然后用CVD法，或溅射法，或溶胶-凝胶法等形成例如300～800nm厚的绝缘膜8，掩埋沟槽6的上部。这时，没有必要完全掩埋沟槽6的内部，只要覆盖沟槽6的上端部就可以了。在图中形成了孔隙107。借助于形成该孔隙可以减缓应力。
参照图5，用刻蚀法或CMP法削减绝缘膜8的膜厚直至第2掩模膜4的表面露出，从而堵塞沟槽6的上端部。然后，利用从表面注入离子的方法形成沟道截止层9。虽然在沟槽6中形成了孔隙，但在侧壁衬垫5的下部存在半导体衬底，故可以正确地预测注入分布。亦即，能够不受沟槽6内部的孔隙107的影响而形成沟道截止层9。
通过以上工序，完成了沟槽隔离。之后，形成晶体管。下面对形成利用该隔离的晶体管的工序进行说明。
参照图6，用光刻法形成规定栅极图形的光致抗蚀剂10。
参照图7，用刻蚀法形成栅极图形11。然后，用离子注入法，以1×1014～1×1015cm-2的剂量，例如在PMOS的场合注入硼，在NMOS的场合注入砷或磷，形成第1杂质扩散层12。
参照图8，用CVD法形成20～60nm的绝缘膜，例如氧化硅膜或氮化硅膜，或者它们的叠层膜，用刻蚀法形成侧壁衬垫13。然后，用离子注入法，以1×1015～1×1016cm-2的剂量，例如在PMOS的场合注入硼，在NMOS的场合注入砷或磷，形成第2杂质扩散层14。
参照图9，用CVD法形成400～1000nm的绝缘膜15，例如氧化硅膜。
参照图9和图10，用CMP法、深刻蚀法刻蚀绝缘膜15，使第2掩模膜4的表面露出。
参照图11，用湿法刻蚀或干法刻蚀去除第2掩模4、第1掩模3和氧化膜2。
参照图12，用CVD法或热氧化法形成膜厚为1～20nm的栅绝缘膜16，例如氧化铝、氧化铪、氧化锆、氧化硅膜、氮化硅膜，然后形成100～500nm的导电膜17，例如多晶硅、金属硅化物、金属氮化膜、金属-硅氮化膜、金属膜或它们的叠层膜。
参照图13，用CMP法、深刻蚀法使仅在栅极区保留导电膜17。
图14是图13工序中的与配置源、栅、漏的方向相垂直的方向的剖面图。
参照图15，用溅射法或CVD法形成50～200nm的导电膜，例如TiN、W、AlCu膜或者它们的叠层膜，用照相制版法和刻蚀法对其构制图形，形成布线18。
图16是图15工序中的与配置源、栅、漏的方向相垂直的方向的剖面图。通过以上方法，完成了MISFET。
按照本实施例，参照图2、图3和图4，对隔离区(6)设置了偏移区(侧壁5的宽度)，在被该偏移区包围的区域内形成了沟槽(6)，在沟槽内部形成了空洞107。通过在沟槽内部设置空洞107可以减缓应力，同时通过设置偏移区能够可控制地形成沟道截止层9，能够得到良好的隔离特性。
实施例2
在实施例1中，使用硅膜作为第1掩模。在本实施例中，省去了第1掩模膜。
参照图17，用热氧化法或CVD法在半导体衬底1上形成膜厚为10～20nm的由氧化硅膜构成的下覆盖膜21。然后用CVD法形成氮化硅膜22。之后，用照相制版法和刻蚀法形成那些所希望的图形。
参照图18，用CVD法形成例如10～50nm的氧化硅膜，通过对其进行各向异性刻蚀形成侧壁衬垫23。
参照图19，以氮化硅膜22、侧壁衬垫23作为掩模刻蚀半导体衬底1，形成沟槽6。
参照图20，用热氧化法在沟槽6的表面形成例如5～20nm厚的热氧化膜7。接着，用CVD法形成例如300～800nm厚的绝缘膜8，掩埋沟槽6的上部。这时，没有必要用绝缘膜8完全掩埋沟槽6的内部，只要覆盖沟槽6的上端部就可以了。
参照图20和图21，用深刻蚀法或CMP法削减绝缘膜8的膜厚，直至氮化硅膜22的表面露出，从而堵塞沟槽6的上端部。然后，利用从表面注入离子的方法形成沟道截止层9。
参照图22，借助于使用热磷酸的湿法刻蚀，有选择地去除掉氮化硅膜22。这时，下覆盖膜21的一部分露出，可以通过氢氟酸等清洗将其去掉。
然后是形成栅极，在用CVD法形成氧化硅膜，或氮化硅膜，或金属氧化膜的栅绝缘膜后，用CVD法形成或硅，或硅锗，或金属硅化物等，构制图形。
这样的实施例与实施例1有同样的效果。
实施例3
也可以用氮化硅膜作为在沟槽上形成的绝缘膜。借助于用氧化硅膜构成在晶体管上形成的层间绝缘膜，可以实现与硅衬底的无界面接触。
参照图23，用CVD法在半导体衬底1上形成例如200～300nm的氧化硅膜31。然后用照相制版法和刻蚀法形成所希望的图形。
参照图24，用CVD法形成例如10～50nm的氮化硅膜，通过对其进行各向异性刻蚀形成侧壁衬垫33。还有，在形成氮化硅膜之前，用热氧化法、CVD法形成例如5～10nm的氧化硅膜32。通过形成氧化硅膜32，可以防止在与半导体衬底的界面上形成不需要的界面态，能够防止隔离特性变坏。
参照图25，以侧壁衬垫33、氧化硅膜31作为掩模进行刻蚀，形成沟槽6。
参照图26，用热氧化法在沟槽6的表面形成例如5～20nm厚的热氧化膜7。然后，用CVD法形成例如300～800nm厚的氮化硅膜34，掩埋沟槽6的上部。
参照图27，用CMP法或刻蚀法刻蚀氮化硅膜34，使氧化硅膜31露出并且平坦化。
参照图28，用离子注入法形成沟道截止层9。然后用氢氟酸的水溶液去除氧化硅膜31。
这样，通过在元件隔离区形成氮化硅膜，可以形成自对准接触。
例如，用离子注入法和退火法形成杂质扩散层35，然后用CVD法形成氧化硅膜36。之后。再用光刻法和刻蚀法在氧化硅膜36中形成接触孔37。由于相对氮化硅膜34来说，氧化硅膜36能够有选择地被刻蚀，所以如图29所示，即使孔的开口部分偏向元件隔离绝缘膜一侧，孔也不会到达沟槽6。
因此，可以减小光刻的重叠裕量，使得易于微细化。
实施例4
参照图30，利用热氧化法或CVD法在半导体衬底1上形成例如5～10nm的氧化硅膜2。然后，用CVD法形成100～300nm的第1掩模膜3，譬如是硅膜。之后，形成膜厚为50～150nm的第2掩模膜4，譬如是氮化硅膜。掩模膜3也可以用硅锗膜代替硅膜。接着，利用CVD法形成例如10～50nm的其材料与第2掩模膜4不同的氧化硅膜。接着，利用各向异性刻蚀形成侧壁衬垫5。这时形成的膜厚在沟槽宽度的一半以下。
参照图31，以侧壁衬垫5、第2掩模膜4、第1掩模膜3作为掩模，刻蚀半导体衬底1，形成例如200～400nm深的沟槽6。
至此，与实施例1的图1至图3的工序相同。
参照图31和图32，接着，借助于用氢氟酸等的湿法刻蚀或者干法刻蚀，有选择地去除掉侧壁衬垫5。
参照图33，用热氧化法在沟槽6的表面形成例如5～20nm厚的热氧化膜7。然后用CVD法，或溅射法，或溶胶-凝胶法等形成例如300～800nm厚的绝缘膜8，掩埋沟槽6的上部。这时，没有必要完全掩埋沟槽6的内部，只要覆盖沟槽6的上端部就可以了。在图中形成了孔隙107。
参照图34，用深刻蚀法或CMP法削减绝缘膜8的膜厚，直至第2掩模膜4的表面露出，从而堵塞沟槽6的上端部。然后，从表面注入离子，形成沟道截止层9。
根据本实施例，由于去除掉了侧壁衬垫5，所以与实施例1相比，容易掩埋绝缘膜8。
另外，作为变例，也可经过图17至图18的工序后去除侧壁衬垫，然后经过与本实施例相同的工序。据此，掩模膜的结构变得简单，求得工序简化。
实施例5
在实施例4中，在形成沟槽6后去除掉了侧壁衬垫5。
在本实施例中，在沟槽形成时去除侧壁衬垫5，提供了可以简化工序的方法。
参照图35，在实施例4的图30的工序中，借助于CVD法用例如多晶硅或无定形硅形成侧壁衬垫5。然后用各向异性刻蚀法进行刻蚀，形成侧壁衬垫5。
参照图35和图36，以侧壁衬垫5和第2掩模膜4作为掩模，刻蚀氧化膜2。之后，刻蚀侧壁衬垫5和硅衬底1，形成沟槽6，同时去除掉侧壁衬垫5。
以后与图33和图34的工序相同，在沟槽上形成绝缘膜8。
如上所述，借助于用与衬底相同的材料形成侧壁衬垫，可以在形成沟槽6的同时去除掉侧壁衬垫5，从而可以减少工序。
另外，作为变例，也可在经过图17和图18的工序时，用硅材料形成侧壁衬垫5，然后经过与本实施例相同的工序。
实施例6
在以上的工序中，将绝缘膜8进行了平坦化，在沟槽6中形成了孔隙。也可以在该沟槽内掩埋与衬底相同的材料硅。
参照图37，在图3所示的工序后，用热氧化法在沟槽侧壁形成热氧化膜7。然后形成例如200～300nm的硅膜61。其膜厚由沟槽6的宽度决定。
接着，参照图38，用深刻蚀法削减硅膜61的厚度，在沟槽6的内部掩埋硅膜61。由于衬底和埋入的膜61为相同材料，所以能够防止因热膨胀产生的应力。
参照图39，用CVD法形成绝缘膜8，例如氧化硅膜，以掩埋凹部，然后用CMP法或刻蚀法使表面平坦化。
由于硅的CVD的覆盖良好，所以容易埋入沟槽内部。另外，由于在埋入沟槽内部的硅膜61上形成了绝缘膜8，所以易于向凹部掩埋。然后，形成沟道截止层9。
另外，在本实施例中，作为变例，也可在经过图17至图18的工序后，用上述方法在沟槽6的内部埋入硅膜。
另外，在所有上述实施例中，都可以将沟槽的宽度设定在某恒定量以下。在沟槽宽度较宽的场合，平坦化时难以在沟槽上部保留绝缘膜。还有，这时为了在沟槽内形成孔隙，将沟槽的长宽比设定得大一些效果为好。例如，在沟槽的平面形状为由长边和短边形成的长方形的场合，使短边的长度在500nm以下为宜。
应当认为，本次公开的实施例，在所有方面都是示例，而不是限制性的。本发明的范围的意图并非用上述说明，而是由权利要求范围示出、并包括在与权利要求范围均等的意义上和范围内的一切变化。
如上所述，根据本发明，得到了能够实现良好的隔离特性，能够提供高集成度的半导体电路的效果。

Claims (13)

1.一种具有沟槽隔离的半导体器件，其特征在于：
包括：
半导体衬底1；
在上述半导体衬底1的表面设置的沟槽6；以及
以在上述沟槽6内产生孔隙的方式，其一部分嵌入该沟槽6并且向上方延伸的绝缘膜8，
上述沟槽6的上端的直径比上述绝缘膜8的直径小。
2.如权利要求1所述的具有沟槽隔离的半导体器件，其特征在于：
上述绝缘膜8包含氧化硅膜。
3.如权利要求1所述的具有沟槽隔离的半导体器件，其特征在于：
上述绝缘膜8包含氮化硅膜。
4.如权利要求1所述的具有沟槽隔离的半导体器件，其特征在于：
上述绝缘膜8由直径向上逐渐变宽的第1绝缘膜8以及从周围包围该第1绝缘膜8并且宽度向上逐渐变窄的第2绝缘膜5构成。
5.如权利要求4所述的具有沟槽隔离的半导体器件，其特征在于：
上述第1和第2绝缘膜8、5由氧化硅膜形成。
6.如权利要求4所述的具有沟槽隔离的半导体器件，其特征在于：
上述第1和第2绝缘膜8、5由氮化硅膜形成。
7.一种具有沟槽隔离的半导体器件，其特征在于：
包括：
半导体衬底1；
在上述半导体衬底1的表面设置的沟槽6；
在上述沟槽6的内壁形成的氧化硅膜7；
夹着上述氧化硅膜7埋入上述沟槽6内的硅膜61；以及
与上述硅膜61的表面相接触，并且向沟槽6的上方延伸的绝缘膜8。
8.一种具有沟槽隔离的半导体器件的制造方法，其特征在于，包括：
在半导体衬底1上形成掩模膜3、4的工序；
刻蚀上述掩模膜3、4，保留所希望的区域的工序；
在上述刻蚀后保留的掩模膜3、4的侧壁上形成侧壁衬垫5的工序；
以上述掩模膜3、4和上述侧壁衬垫5作为掩模，刻蚀上述半导体衬底1的表面，形成沟槽6的工序；
在上述沟槽6的内部，以一边留有孔隙一边覆盖该沟槽6的上端部的方式，在上述半导体衬底1上形成绝缘膜8的工序；
刻蚀上述绝缘膜8直至上述掩模膜3、4的表面露出的工序；
去除掉上述掩模膜3、4的工序；以及
对上述半导体衬底1的表面进行离子注入的工序。
9.如权利要求8所述的具有沟槽隔离的半导体器件的制造方法，其特征在于：
还包括在去除上述掩模膜3、4后，在上述侧壁衬垫5之下，并且以与上述沟槽6的底部大致相同的深度形成杂质扩散层9的工序。
10.如权利要求8所述的具有沟槽隔离的半导体器件的制造方法，其特征在于：
上述掩模膜3、4是氧化硅膜、硅膜3和氮化硅膜4的叠层膜。
11.如权利要求8所述的具有沟槽隔离的半导体器件的制造方法，其特征在于：
上述掩模膜3、4是氧化硅膜和氮化硅膜4的叠层膜。
12.一种具有沟槽隔离的半导体器件的制造方法，其特征在于，包括：
在半导体衬底1上形成掩模膜3、4的工序；
刻蚀上述掩模膜3、4，保留所希望的区域的工序；
在上述刻蚀后保留的掩模膜3、4的侧壁上形成侧壁衬垫5的工序；
以上述掩模膜3、4和上述侧壁衬垫5作为掩模，刻蚀上述半导体衬底1的表面，形成沟槽6的工序；
去除掉上述侧壁衬垫5的工序；
在上述沟槽6的内部，以一边留有孔隙一边覆盖该沟槽6的上端部的方式，在上述半导体衬底1上形成绝缘膜8的工序；
刻蚀上述绝缘膜8直至上述掩模膜3、4的表面露出的工序；
去除掉上述掩模膜3、4的工序；以及
在上述半导体衬底1的表面进行离子注入的工序。
13.一种具有沟槽隔离的半导体器件的制造方法，其特征在于，包括：
在硅衬底1上形成掩模膜3、4的工序；
刻蚀上述掩模膜3、4，保留所希望的区域的工序；
在上述刻蚀后保留的掩模膜3、4的侧壁上形成用硅形成的侧壁衬垫5的工序；
以上述掩模膜3、4作为掩模，刻蚀上述侧壁衬垫5和上述硅衬底1，在上述硅衬底1的表面形成沟槽6的同时去除侧壁衬垫5的工序；
在上述沟槽6的内部，以一边留有孔隙一边覆盖该沟槽6的上端部的方式，在上述硅衬底1上形成绝缘膜61的工序；
刻蚀上述绝缘膜61直至上述掩模膜3、4的表面露出的工序；
去除掉上述掩模膜3、4的工序；以及
在上述硅衬底1的表面进行离子注入的工序。
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