CN1956170A - 用于制造半导体器件的方法 - Google Patents
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Abstract
一种用于制造半导体器件的方法，由此当在相同的半导体衬底上形成两种晶体管时，在沟槽栅极晶体管和具有薄栅极绝缘膜的平面晶体管中均可获得高性能且简化了工艺。在其中由保护膜(12)覆盖外围电路区PE中的栅极绝缘膜(11s)的情况下，在存储单元区M中形成栅极沟槽(18)，其后在其中仍然由保护膜(12)覆盖外围电路区PE中的栅极绝缘膜(11s)的情况下，在栅极沟槽(18)的内壁上形成比栅极绝缘膜(11s)厚的栅极绝缘膜(19)。
Description
技术领域
本发明涉及一种用于制造半导体器件的方法，具体地，涉及一种用于制造具有沟槽栅极(trench-gate)晶体管和平面晶体管的半导体器件。
背景技术
DRAM(Dynamic Random Access Memory，动态随机存取存储器)单元近来的小型化，伴随着存储器单元晶体管的栅极长度的缩短。然而，晶体管中的短沟效应(short channel effect)由于栅极长度的缩短而变得更加严重，并且出现由于子阈值电流增加引起的缺点。当增加衬底掺杂浓度以便使该效应最小化时，由于增加的连接泄漏原因，在DRAM中刷新特征的退化是严重的缺点。
其中将栅极嵌入到在硅衬底上形成的凹槽中的所谓的沟槽栅极晶体管(也指凹道(recess channel)晶体管)已经被主要作为解决这些缺点的方法(见日本公开专利申请No.H9-232535、2001-210801、2005-142203、H7-066297、以及2004-014696)。使用沟槽栅极晶体管，可以物理地并且充分地维持有效沟道长度(栅极长度)，并且可以制造具有90nm或更小的最小特征尺寸的精确DRAM。
另一方面，在DRAM中，因为几乎没有必要使外围电路区中的晶体管的栅极长度与存储单元区中的晶体管相比较，在外围电路区中形成正常平面晶体管。
因此，应该在单独的半导体衬底上同步地形成沟槽栅极晶体管和平面晶体管。
然而，必须减小栅氧化层膜的厚度，为了在外围电路区中形成到大部分晶体管中的低压工作，同时将升压电压(boost voltage)施加到在存储单元区中形成的晶体管，并且因此要求较高的击穿电压。特别地，在存储单元区中要求较厚的栅极绝缘膜。
在下文中将图39至图44用于描述用于提供具有其中栅极绝缘膜是较厚的氧化物膜的沟槽栅极晶体管的存储单元区、以及提供具有其中栅极绝缘膜是薄氧化物膜的平面晶体管的外围电路区的传统方法。在图39至图44中，“区域M”表示存储单元区，“区域PE”表示在外围电路区配置有使用薄氧化物膜作为栅极绝缘膜的平面晶体管的区域。外围电路区也包括其中形成电路及类似结构并且不同于区域PE的区域(未示出)。
如图39所示，在其区域由STI(Shallow Trench Isolation：浅槽隔离)所分离的半导体衬底200的区域M中形成栅极沟槽202。如图40所示，在包括栅极沟槽202的内壁的整个表面上通过热氧化形成稍微厚些的氧化硅膜203之后，尽管在图中没有示出，然后通过热氧化执行牺牲氧化以除去来自栅极沟槽202内侧的蚀刻表面的损坏和沾污。如图41所示，然后覆盖区域M、形成暴露区域PE的抗蚀剂图样204、以及通过使用抗蚀剂图样204作为掩模的湿法蚀刻除去区域PE中的氧化硅氧化膜203。然后，在除去抗蚀剂204之后，通过热氧化再次将整个表面氧化。如图42所示，在半导体衬底200的表面上以及区域M中的栅极凹槽202的内壁上从而变厚，产生用作沟槽栅极晶体管的栅极绝缘膜的厚氧化膜205t。与此同时，在区域PE中形成薄氧化膜205s以作为平面晶体管的栅极绝缘膜。
如图43所示，然后在整个表面上形成掺杂硅膜206以填充栅极沟槽202，并且将掺杂硅膜形成为栅电极形状的图样。如图44所示，从而形成沟槽栅极晶体管的栅电极208以及平面晶体管的栅电极207。然后使用栅电极207和208作为掩模针对每个半导体衬底200执行离子注入，在区域PE中形成源极/漏极扩散区209，并且在区域M中形成源极/漏极扩散区210。从而在区域PE中形成具有薄栅极绝缘膜的平面晶体管，并且在区域M中形成具有厚栅极绝缘膜的沟槽栅极晶体管。
然而，上述传统方法具有以下类型的缺点。
具体地，上述方法要求在栅极沟槽202中执行至少三步热氧化步骤包括：牺牲氧化、用于形成氧化硅膜203的热氧化、以及用于引起氧化硅膜203成长为厚氧化膜205t的热氧化。栅极沟槽202内侧的氧化物应力从而增加，并且相反地影响了DRAM的刷新特性。
因为栅极沟槽202的开口由于器件尺寸的减小而变窄，栅极沟槽202内侧的氧化速率减小，并且栅极沟槽202内侧的氧化速率因此变得低于平坦部分(衬底200的表面)的氧化速率。因此，当在栅极沟槽202的内侧形成具有必要厚度的氧化膜的同时试图在区域PE中形成氧化膜时，区域PE表面上的氧化膜变得非常厚。如图41所示，然后必须临时除去区域PE上的氧化硅膜203。
发明内容
开发本发明以便解决上述问题，以及本发明的目的是提出一种用于制造半导体器件的方法，由此在其中在相同半导体衬底上均形成具有厚栅极绝缘膜的沟槽栅极晶体管和具有薄栅极绝缘膜的平面晶体管的情况下，简化了工艺并且可以向两个晶体管均赋予高性能。
本发明的上述和其他目的可以通过一种用于制造具有存储单元区和外围电路区的半导体器件的方法实现，所述方法包括：
第一步骤，用于在至少所述外围电路区的半导体衬底上形成第一栅极绝缘膜；
第二步骤，用于用保护膜覆盖所述第一栅极绝缘膜；
第三步骤，用于在其中所述保护膜覆盖所述外围电路区上的所述第一栅极绝缘膜的情况下，在所述存储单元区中形成栅极沟槽；以及
第四步骤，用于在其中所述保护膜覆盖所述外围电路区上的所述第一栅极绝缘膜的情况下，至少在所述栅极沟槽的内壁上形成比所述第一栅极绝缘膜厚的第二栅极绝缘膜。
根据本发明，在存储单元区形成栅极沟槽，并且然后在其中由保护膜覆盖外围电路区上的第一栅极绝缘膜的情况下，在栅极沟槽的内壁上形成比第一栅极绝缘膜厚的第二栅极绝缘膜。因此可以彼此独立地形成第一栅极绝缘膜以及第二栅极绝缘膜。因此，可以减少在栅极沟槽中执行的氧化步骤的数目。从而可以减小在栅极沟槽中的氧化物应力，并且可以防止刷新特性的退化。因为独立地而不是同时地形成第一栅极绝缘膜以及第二栅极绝缘膜，易于控制膜厚及其他特性。同样可以提出一种用于制造半导体器件的方法，由此在其中在相同半导体衬底上均形成具有厚栅极绝缘膜的沟槽栅极晶体管和具有薄栅极绝缘膜的平面晶体管的情况下，简化了工艺并且可以向两个晶体管均赋予高性能。
优选地，通过使用CVD方法用于沉积氧化硅膜的步骤以及通过对氧化硅膜和半导体衬底之间界面进行热氧化的步骤，特别地形成上述第二绝缘膜。因此即使当尺寸进一步的减小是栅极沟槽的开口变窄时可以防止增加唉在栅极沟槽中形成第二栅极绝缘膜所需的时间，并且可以抑制氧化物应力的增加。
附图说明
从结合附图所采用的发明的以下详细描述中，本发明的上述和其他目的、特征、以及优点将变得更加明显，其中：
图1是示出了作为根据本发明第一实施例的半导体器件制造方法的一部分的薄氧化物膜和厚氧化物膜形成工艺的工艺图；
图2是示出了作为根据本发明第一实施例的半导体器件制造方法的一部分的掺磷无定形硅膜以及氮化硅膜形成工艺的工艺图；
图3是示出了作为根据本发明第一实施例的半导体器件制造方法的一部分的抗蚀剂图样形成工艺的工艺图；
图4是示出了作为根据本发明第一实施例的半导体器件制造方法的一部分的用于STI的沟槽形成工艺的工艺图；
图5是示出了作为根据本发明第一实施例的半导体器件制造方法的一部分的氧化硅膜形成工艺的工艺图；
图6是示出了作为根据本发明第一实施例的半导体器件制造方法的一部分的单元分离区形成工艺的工艺图；
图7是示出了作为根据本发明第一实施例的半导体器件制造方法的一部分的抗蚀剂图样形成工艺的工艺图；
图8是示出了作为根据本发明第一实施例的半导体器件制造方法的一部分的对氮化硅膜绘制图样工艺的工艺图；
图9是示出了作为根据本发明第一实施例的半导体器件制造方法的一部分的栅极沟槽形成工艺的工艺图；
图10是示出了作为根据本发明第一实施例的半导体器件制造方法的一部分的氧化硅膜形成工艺的工艺图；
图11是示出了作为根据本发明第一实施例的半导体器件制造方法的一部分的在栅极沟槽内掺磷无定形硅形成工艺的工艺图；
图12是示出了作为根据本发明第一实施例的半导体器件制造方法的一部分的掺磷无定形硅深蚀刻工艺的工艺图；
图13是示出了作为根据本发明第一实施例的半导体器件制造方法的一部分的氮化硅膜、单元分离区上部、以及氧化硅膜上部的除去工艺的工艺图；
图14是示出了作为根据本发明第一实施例的半导体器件制造方法的一部分的掺磷无定形硅膜形成工艺的工艺图；
图15是示出了作为根据本发明第一实施例的半导体器件制造方法的一部分的抗蚀剂图样形成工艺的工艺图；
图16是示出了作为根据本发明第一实施例的半导体器件制造方法的一部分的对分层膜绘制图样工艺的工艺图；
图17是示出了作为根据本发明第一实施例的半导体器件制造方法的一部分的源极/漏极扩散区形成工艺的工艺图；
图18是示出了作为根据本发明第一实施例的半导体器件制造方法的一部分的各种配线图样以及单元电容器形成工艺的工艺图；
图19是示出了作为根据本发明第二实施例的半导体器件制造方法的一部分的薄氧化物膜和厚氧化物膜形成工艺的工艺图；
图20是示出了作为根据本发明第二实施例的半导体器件制造方法的一部分的无掺杂无定形硅膜和氮化硅膜形成工艺的工艺图；
图21是示出了作为根据本发明第二实施例的半导体器件制造方法的一部分的抗蚀剂图样形成工艺的工艺图；
图22是示出了作为根据本发明第二实施例的半导体器件制造方法的一部分的用于STI的沟槽形成工艺的工艺图；
图23是示出了作为根据本发明第二实施例的半导体器件制造方法的一部分的氧化硅膜形成工艺的工艺图；
图24是示出了作为根据本发明第二实施例的半导体器件制造方法的一部分的单元分离区形成工艺的工艺图；
图25是示出了作为根据本发明第二实施例的半导体器件制造方法的一部分的抗蚀剂图样形成工艺的工艺图；
图26是示出了作为根据本发明第二实施例的半导体器件制造方法的一部分的对氮化硅膜绘制图样工艺的工艺图；
图27是示出了作为根据本发明第二实施例的半导体器件制造方法的一部分的栅极沟槽形成工艺的工艺图；
图28是示出了作为根据本发明第二实施例的半导体器件制造方法的一部分的氧化硅膜形成工艺的工艺图；
图29是示出了作为根据本发明第二实施例的半导体器件制造方法的一部分的在栅极沟槽内掺磷无定形硅形成工艺的工艺图；
图30是示出了作为根据本发明第二实施例的半导体器件制造方法的一部分的掺磷无定形硅深蚀刻工艺的工艺图；
图31是示出了作为根据本发明第二实施例的半导体器件制造方法的一部分的氮化硅膜、单元分离区上部、以及氧化硅膜上部的除去工艺的工艺图；
图32是示出了作为根据本发明第二实施例的半导体器件制造方法的一部分的无掺杂无定形硅膜形成工艺的工艺图；
图33是示出了作为根据本发明第二实施例的半导体器件制造方法的一部分的硼离子注入工艺的工艺图；
图34是示出了作为根据本发明第二实施例的半导体器件制造方法的一部分的磷离子注入工艺的工艺图；
图35是示出了作为根据本发明第二实施例的半导体器件制造方法的一部分的抗蚀剂图样形成工艺的工艺图；
图36是示出了作为根据本发明第二实施例的半导体器件制造方法的一部分的对分层膜绘制图样工艺的工艺图；
图37是示出了作为根据本发明第二实施例的半导体器件制造方法的一部分的源极/漏极扩散区形成工艺的工艺图；
图38是示出了作为根据本发明第二实施例的半导体器件制造方法的一部分的各种配线图样以及单元电容器形成工艺的工艺图；
图39是示出了作为传统方法的一部分的STI和栅极沟槽形成工艺的工艺图；
图40是示出了作为传统方法的一部分的氧化硅膜形成工艺的工艺图；
图41是示出了作为传统方法的一部分的在区域PE中形成的抗蚀剂图样和氧化硅膜除去工艺的工艺图；
图42是示出了作为传统方法的一部分的薄氧化物膜和厚氧化物膜形成工艺的工艺图；
图43是示出了作为传统方法的一部分的掺杂硅膜形成工艺的工艺图；
图44是示出了作为传统方法的一部分的对掺杂硅膜绘制图样工艺的工艺图；
具体实施方式
现在将参考附图详细说明本发明的优选实施例。
第一实施例
图1至图18是示出了用于制造具有根据本发明第一实施例的沟槽栅极晶体管和平面晶体管的半导体器件工艺的示意图。在图1至图18中，“区域M”表示其中形成沟槽栅极晶体管的存储单元区，以及“区域PE”表示其中形成平面晶体管的外围电路区。
如图1所示，首先在半导体衬底10的区域PE的表面上形成具有约1.5至3nm厚度的薄氧化物膜11s。在区域M和其中形成电源电路等的、不同于外围电路区的区域PE的区域(未示出)中同样形成具有约4.5至6nm厚度的厚氧化物膜11t。在特定的示例中，由热氧化在半导体衬底10的整个表面上形成具有稍小于6nm厚度的热氧化膜，用抗蚀剂掩模覆盖除了区域PE的区域，以及除去区域PE上的热氧化膜，其后除去抗蚀剂掩模，并且用酸对衬底10的整个表面进行清洁。该清洁除去了在区域M上以及在其中形成电源电路等的区域(未示出)上的一部分热氧化膜表面，并且将热氧化膜的厚度减小到约5nm。然后，再次对整个表面进行热氧化以在区域PE上形成具有约3nm厚度的薄氧化物膜11s，并且在区域M和其中形成电源电路等的区域(未示出)上形成具有约6nm厚度的厚氧化膜11t。因此形成的薄氧化膜11s作为在区域PE中形成的平面晶体管的栅极绝缘膜。
在此区域M中形成的氧化膜11t的厚度可以等于薄氧化膜11s的厚度。然而，优选地，将在区域M中的氧化膜11t的厚度形成为如上所述的厚度，从而在其中以突出于半导体衬底10表面的形状形成在区域M中所形成的沟槽栅极晶体管的栅电极的情况下，即使当凸出部分相对于栅极沟槽18没有对准，在没有对准的部分中也可以维持较高的击穿电压。同样将厚氧化膜11t作为在形成电源电路和其他元件的区域(未示出)形成的、具有较高击穿电压的晶体管的栅极绝缘膜。
在如图2所示的随后步骤中，然后通过(化学气相沉积)CVD方法形成作为具有约10至30nm厚度的保护膜的掺磷无定形硅膜12以便保护薄氧化膜11s。然后通过LP(低压)-CVD方法形成具有约80至150nm厚度的氮化硅膜13。
如图3所示，在形成为用于根据STI(浅槽隔离)技术分离开元件的区域的每个单元分离区上形成抗蚀剂图样14。
如图4所示，在使用抗蚀剂图样14作为掩模对氮化硅膜13绘制图样以及然后除去抗蚀剂图样14之后，使用绘制图样的氮化硅膜13作为掩模干法蚀刻掉掺磷无定形硅膜12、厚氧化膜11t、薄氧化膜11s、以及半导体衬底10。从而对掺磷无定形硅膜12、厚氧化膜11t、薄氧化膜11s、以及半导体衬底10绘制图样，并且在半导体衬底10上同样形成用于STI的沟槽15。
如图5所示，然后执行热氧化处理以便除去来自沟槽15的内侧的蚀刻损坏，其后通过HDP(高密度等离子体)-CVD方法在整个表面上形成氧化硅膜16以便填充沟槽15。
然后使用氮化硅膜13作为停止物执行CMP(化学机械抛光)，通过抛光除去氮化硅膜13上的氧化硅膜16，从而氧化硅膜16残留在沟槽15中。如图6所示，从而形成单元分离区16i。
如图7所示，然后在区域M中形成设置有多个开口的抗蚀剂图样17，以便在区域M中形成沟槽栅极存储单元晶体管的栅极沟槽。此时，由抗蚀剂图样17完全覆盖区域PE。在区域M的单元分离区16i上方的抗蚀剂图样17中同样形成开口，以便用于在相邻存储单元区域(未示出)中形成的栅极沟槽。
如图8所示，使用抗蚀剂图样17作为掩模，然后以掩模的形状对氮化硅膜13绘制图样。
如图9所示，在除去抗蚀剂图样17后，蚀刻掺磷无定形硅12和厚氧化膜11t，并且同样蚀刻半导体衬底10，由此在半导体衬底10上形成栅极沟槽18。用作用于形成图4中示出的STI沟槽15的掩模氮化硅膜13因此残留而没有被除去，并且同样被用作用于形成栅极沟槽18的掩模。
然后通过热氧化执行牺牲氧化以除去来自栅极沟槽18内部蚀刻表面的损坏和沾污，并且然后通过湿法蚀刻除去牺牲氧化膜。如图10所示，然后形成氧化硅膜19以充当存储单元晶体管的栅极绝缘膜。该氧化硅膜19必须同样具有如上所述的高压阻抗(high voltageresistance)，并且优选地，具有约4.5至6nm的厚度。优选地，由其中在约800℃的温度下通过CVD方法沉积的具有约3.5至5.5nm厚度的CVD氧化膜(优选地，HTO(高温氧化))的工艺形成这里的氧化硅膜19，其后在约1050℃的温度下对CVD氧化膜进行热氧化，以便使CVD氧化膜致密、除去杂质、以及改变CVD氧化膜与半导体衬底10之间的界面。从而可以防止增加在栅极沟槽中形成第二栅极绝缘膜所需的时间，即使在尺寸进一步地减小时栅极沟槽的开口变窄，并且同样可以抑制氧化物应力的增加。
与此相反，当通过热氧化形成氧化硅膜19的全部厚度时，不仅延长了氧化时间，而且氧化物质同样扩散入半导体衬底10与单元分离(STI)区16i之间的界面。因为对STI 16i进行氧化这引起体积膨胀，从而在半导体衬底10中产生应力以及不利地影响DRAM的结特性。因此，优选地，根据上述方法形成氧化硅膜19。此时，因为由作为保护膜的掺磷无定形硅膜12覆盖在区域PE中的半导体衬底上形成的薄氧化膜11s，可以防止在薄氧化膜11s上沉积CVD氧化膜，以及防止薄氧化膜作为热氧化的结果而变厚。
为形成沟槽栅极晶体管的栅电极，然后在包括栅极沟槽18内侧的整个表面上形成掺杂有磷作为N型杂质的无定形硅膜。然后根据其中使用氮化膜13作为停止物的CMP方法，通过执行平面化工艺，将掺磷无定形硅膜20嵌入如图11所示的栅极沟槽18中。
如图12所示，然后将在栅极沟槽18中的掺磷无定形硅膜20干法深蚀刻到约与厚氧化膜11t厚度相同的位置。
然后执行湿法蚀刻以除去氮化硅膜13、单元分离区部分16i的上部、以及氧化硅膜19的上部。如图13所示，单元分离区16i的上表面和掺磷无定形硅膜12从而彼此对准。在这样的布置中，在区域PE的栅极绝缘膜11s上形成掺磷无定形硅膜12，并且使掺磷无定形硅膜12当除去用作用于形成栅极沟槽18掩模的氮化物膜13(见图12)时作为保护膜。因此可以防止栅极绝缘膜11s损坏。
如图14所示，然后使用CVD方法形成无定形硅膜(掺磷无定形硅膜)21，所述无定形硅膜掺杂有作为N型杂质的磷且在整个表面上具有约30至80nm的厚度。
如图15所示，然后在掺磷无定形硅膜21上形成用于形成栅电极的抗蚀剂图样22。
如图16所示，然后使用抗蚀剂22作为掩模对掺磷无定形硅膜21绘制图样。从而在区域M中形成由掺磷无定形硅膜20和掺磷无定形硅膜21组成的沟槽栅极晶体管的栅电极，并且在区域PE中形成由掺磷无定形硅膜12和掺磷无定形硅膜21组成的平面晶体管的栅电极。
在这里描述的示例是其中在区域M中已绘制图样的无定形硅膜21没有与栅极凹槽18未对准的情况。然而，当未对准没有出现时，无定形硅膜21残留在厚氧化膜11t上，并且成为栅极电极的一部分。在该类型情况下，在该沟槽栅极晶体管中厚氧化膜11t作为栅极绝缘膜的一部分。然而，因为如此形成氧化膜11使其具有约与在栅极凹槽18中的氧化硅膜19相同的厚度，可以使其中击穿电压的减小最小化。
如图17所示，通过使用每个栅电极作为掩模在区域M和区域PE中的N型离子注入，在区域M中形成N型源极/漏极扩散区23，并且在区域PE中形成N型源极/漏极扩散区24。从而在区域M中形成沟槽栅极存储单元晶体管，并且在区域PE中形成平面晶体管。
通过执行以激活源极/漏极扩散区的热处理、或通过随后的加热工艺，将无定形硅膜12、20、以及21从无定形硅膜转换为多晶硅膜。
然后使用普通方法在区域M中将各种类型的配线和单元电容器分层。特别地，如图18所示，通过其中在存储单元晶体管上形成层间绝缘膜25、以及形成经过层间绝缘层25的接触插头26、位线27、单元电容器28、铝配线29、以及其他部件的工艺，形成具有沟槽栅极存储单元晶体管的DRAM。
在如上所述的不实施例中，在外围电路区PE的半导体衬底10上预先形成薄氧化膜11s以作为平面晶体管的栅极绝缘膜，并且由无定形硅膜12覆盖该薄氧化膜11s。在这种情况下，在存储单元区M中形成栅极沟槽18，并且在栅极沟槽18的内壁上形成比栅极绝缘膜11s厚的栅极绝缘膜19。因为无定形硅膜12作为用于保护栅极绝缘膜11生长的保护膜，可以在栅极绝缘膜11s保持较薄的同时使栅极绝缘膜19变厚。特别地，可以彼此独立地形成栅极绝缘膜11s和栅极绝缘膜19。因此可以减少在栅极沟槽18中执行的氧化步骤的数量。
根据本实施例，可以减小在栅极沟槽18中的氧化物应力，并且可以防止刷新特性的退化。因为独立地而不是同时地形成栅极绝缘膜11s和栅极绝缘膜19，易于控制膜厚和其他特性。
第二实施例
作为第二实施例，接下来将描述当以与第一实施例相同的方式在存储单元区中形成具有作为栅极绝缘膜的厚氧化膜的沟槽栅极晶体管、且在外围电路区中形成具有作为栅极绝缘膜的薄氧化膜的双栅极结构晶体管时，其中应用本发明的示例。在双栅极结构中，将包括引入N型杂质(磷等)的N型多晶硅的栅极电极用作N-沟道晶体管的栅电极，以及将包括引入P型杂质(硼等)的P型多晶硅的栅极电极用与P-沟道晶体管。
图19至图38是示出了用于制造具有根据本发明第二实施例的沟槽栅极晶体管和双栅极结构晶体管的半导体器件工艺的示意图。在图19至图18中，“区域M”表示其中形成沟槽栅极晶体管的存储单元区，并且向外围电路区设置“区域P”和“区域N”，其中“区域P”是其中形成设置有包括P型多晶硅栅电极的平面P沟道晶体管的区域(也作P型外围电路区)，以及“区域N”是其中形成设置有包括N型多晶硅栅电极的平面N沟道晶体管的区域(也作N型外围电路区)
如图19所示，首先在半导体衬底100的区域P和区域N的表面上形成具有约1.5至3nm厚度的薄氧化物膜101s。在区域M和其中形成电源电路等的、不同于外围电路区的区域P或区域N的区域(未示出)中同样形成具有约4.5至6nm厚度的厚氧化物膜101t。特别地，以与在上述第一实施例中的图1中示出工艺中的薄氧化膜11s和厚氧化膜11t相同的方式形成薄氧化膜101s和厚氧化膜101t。因此形成的薄氧化膜101s作为在区域P和区域N中形成的双栅极机构平面晶体管的栅极绝缘膜。
在区域M中形成的氧化膜101t的厚度可以等于薄氧化膜101s的厚度。如第一实施例中相同的原因优选地形成厚膜。将厚氧化膜101t作为在其中形成电源电路和其他元件的区域(未示出)形成的、具有较高击穿电压的晶体管的栅极绝缘膜。
在如图20所示的随后步骤中，然后通过(化学气相沉积)CVD方法形成作为具有约10至30nm厚度的保护膜的无掺杂无定形硅膜102以便保护薄氧化膜101s。在本实施例中，因为在外围电路区的区域P和区域N中形成双栅极结构晶体管，将非掺杂无定形硅膜用作保护膜，而不是在上述第一实施例中使用的掺杂无定形硅膜。然后通过LP(低压)-CVD方法形成具有约80至150nm厚度的氮化硅膜103。
如图21所示，在形成为用于根据STI(浅槽隔离)技术分离开元件的区域的每个单元分离区上形成抗蚀剂图样104。
如图22所示，在使用抗蚀剂图样104作为掩模对氮化硅膜103绘制图样以及然后除去抗蚀剂图样104之后，使用绘制图样的氮化硅膜103作为掩模干法蚀刻掉无掺杂无定形硅膜102、厚氧化膜101t、薄氧化膜101s、以及半导体衬底100。从而对无掺杂无定形硅膜102、厚氧化膜101t、薄氧化膜101s、以及半导体衬底100绘制图样，并且在半导体衬底100上同样形成用于STI的沟槽105。
如图23所示，然后执行热氧化处理以便除去来自沟槽15内侧的蚀刻损坏，其后通过HDP(高密度等离子体)-CVD方法在整个表面上形成氧化硅膜106以便填充沟槽105。
然后使用氮化硅膜103作为停止物执行CMP(化学机械抛光)，通过抛光除去氮化硅膜103上的氧化硅膜106，从而氧化硅膜106残留在沟槽105中。如图24所示，从而形成单元分离区106i。
如图25所示，然后在区域M中形成设置有多个开口的抗蚀剂图样107，以便在区域M中形成沟槽栅极存储单元晶体管的栅极沟槽。此时，由抗蚀剂图样107完全覆盖区域P和区域N。
如图26所示，使用抗蚀剂图样107作为掩模，然后以掩模的形状对氮化硅膜103绘制图样。
如图27所示，在除去抗蚀剂图样107后，蚀刻无掺杂无定形硅102和厚氧化膜101t，并且同样蚀刻半导体衬底100，由此在半导体衬底100上形成栅极沟槽108。用作用于形成图22中示出的STI沟槽105的掩模的氮化硅膜103因此残留而没有被除去，并且同样被用作用于形成栅极沟槽108的掩模。
然后通过热氧化执行牺牲氧化以除去来自栅极沟槽108内侧蚀刻表面的损坏和沾污，并且然后通过湿法蚀刻除去牺牲氧化膜。如图28所示，然后形成氧化硅膜109以充当存储单元晶体管的栅极绝缘膜。该氧化硅膜109作为存储单元晶体管的栅极绝缘膜，并且因此必须具有如第一实施例中的高击穿电压，并且优选地，具有约4.5至6nm的厚度。可以与在图10中示出的第一实施例的步骤中形成的硅氧化膜19相同的方式形成形成氧化硅膜109。此时由作为保护膜的无掺杂无定形硅膜102覆盖在区域P和区域N的半导体衬底100上形成的薄氧化膜101s。因此可以防止在薄氧化膜101s上另外地沉积氧化膜，并且可以防止薄氧化膜由于热氧化的原因而变厚。
为形成沟槽栅极晶体管的栅电极，然后在包括栅极沟槽108内侧的整个表面上形成掺杂有磷作为N型杂质的无定形硅膜。然后根据其中使用氮化膜103作为停止物的CMP方法，通过执行平面化工艺，将掺磷无定形硅膜110嵌入如图29所示的栅极沟槽108中。
如图30所示，然后将在栅极沟槽108中的掺磷无定形硅膜110干法深蚀刻到约与厚氧化膜101t厚度相同的位置。
然后执行湿法蚀刻以除去氮化硅膜103、单元分离区106i的上部、以及氧化硅膜109的上部。如图31所示，单元分离区106i的上表面和保护膜(无掺杂无定形硅膜)102从而彼此对准。
如图32所示，然后使用CVD方法形成具有约30至80nm厚度的无掺杂无定形硅膜111，以变成双栅极结构晶体管的栅电极。同样类似上述第一实施例，在本实施例中的区域P和区域N中形成双栅极结构晶体管。因此使用无掺杂无定形硅膜代替掺杂无定形硅膜作为用于形成栅电极的膜。
如图33所示，然后由抗蚀剂图样112对区域M和区域N进行掩模，并且将作为P型杂质的硼(B)离子注入到区域P中。在10kev或更小的低能下执行硼的离子注入。注入的硼离子在随后执行的热处理中扩散，由此区域P中的无掺杂无定形硅膜111和102(见图32)变成P型无定形硅膜111p和102p。
如图34所示，在除去抗蚀剂图样112之后，由抗蚀剂图样113对该实例中的区域P进行掩模，并且将作为N型杂质的磷(P)离子注入到区域M和区域N中。同样在10kev或更小的低能下执行磷硼的离子注入，与上述硼的离子注入相同，并且磷离子在随后的热处理中扩散。从而区域N中的无掺杂无定形硅膜111和102(见图33)变成N型无定形硅膜111n和102n。区域M中的无掺杂无定形硅膜111和102也由该离子注入变成N型无定形硅膜111n和102n。
根据本实施例，已经将掺磷硅膜110嵌入到区域M的栅极沟槽108中。因此可以根据硅膜111和硅膜102的厚度在适当的注入条件下执行离子注入，而不用考虑在用于创建作为双栅极晶体管的栅电极的P型和N型无掺杂硅膜111的离子注入工艺中与将磷离子注入到区域N中相同的时间执行到区域M的离子注入时的到栅极沟槽108的离子注入。
如图35所示，然后在掺杂质的无定形硅膜111n和111p上形成用于形成栅电极的抗蚀剂图样114。
如图36所示，然后使用抗蚀剂114对包括无定形硅膜111p和102p的分层膜和包括无定形硅膜111n和102n的分层膜均绘制图样。从而在区域M中形成由掺杂无定形硅膜110和掺杂无定形硅膜111n组成的沟槽栅极晶体管的栅电极，在区域P中形成由掺杂无定形硅膜111p和掺杂无定形硅膜102p组成的P型栅电极，以及区域N中形成由掺杂无定形硅膜111n和掺杂无定形硅膜102n组成的N型栅电极。
如图37所示，然后由抗蚀剂膜(未示出)覆盖区域M和区域N，并且使用P型栅电极作为掩模，通过将P型杂质离子注入到区域P中形成P型源极/漏极扩散区115P。然后由抗蚀剂膜(未示出)覆盖区域P，并且使用区域M和区域N的栅电极作为掩模将N型杂质离子注入到区域M和区域N中。从而在区域N中形成N型源极/漏极扩散区115n，并且在区域M中形成N型源极/漏极扩散区116。根据该工艺，在区域M中形成沟槽栅极存储单元晶体管，并且在作为外围电路区的区域P和区域N中形成双栅极晶体管。
通过执行以激活源极/漏极扩散区的热处理、或通过随后的加热工艺，将无定形硅膜111n、111p、102p、102n、以及110从无定形硅膜转换为多晶硅膜。
然后使用与第一实施例类似的普通方法在区域M中将各种类型的配线和单元电容器分层。特别地，如图38所示，通过其中在存储单元晶体管上形成层间绝缘膜117、以及形成经过层间绝缘层117的接触插头118、位线119、单元电容器120、铝配线121、以及其他部件的工艺，形成具有沟槽栅极存储单元晶体管的DRAM。
根据如上所述的本实施例，在外围电路区的区域P和区域N的半导体衬底100上预先形成薄氧化膜101s以作为在区域P和区域N中形成的双栅极结构晶体管的栅极绝缘膜。然后在这其中由无定形硅膜102覆盖薄氧化膜101s的情况下，在存储单元区M中形成栅极沟槽108，并且在栅极沟槽108的内壁上形成比栅极绝缘膜101s厚的栅极绝缘膜109。由此可以彼此独立地形成栅极绝缘膜101s以及栅极绝缘膜109。从而获得与上述第一实施例的那些相同的效果。
此外，根据本实施例，可以在区域M的栅极沟槽108中形成选择性地掺杂杂质的无定形硅膜110。特别地，当在相同的衬底上形成沟槽栅极晶体管和双栅极结构晶体管时，在用于在栅极沟槽中选择性地形成掺杂硅的可能方法的示例中包括以下工艺。在半导体衬底中形成栅极沟槽之后，在栅极沟槽中以及其中形成双栅极结构晶体管的外围电路区中的半导体衬底上，形成作为晶体管的栅极绝缘膜的热氧化膜，并且在包括栅极沟槽内侧的整个表面上形成掺杂硅膜。然后深蚀刻掺杂硅膜时期仅残留在栅极沟槽中，在将用于双栅极结构晶体管的栅电极的栅极绝缘膜上形成无掺杂硅膜，以及通过离子注入形成各个P型和N型栅极电极。
然而在该方法中，当深蚀刻掺杂硅膜时通常会损坏双栅极结构晶体管的栅极绝缘膜，使其难以形成高性能的晶体管。在本实施例中，然而，在用于除去被用作用于形成栅极沟槽108的掩模的氮化硅膜103、栅极绝缘膜109、被嵌入到栅极沟槽108中的掺杂硅膜110、以及栅极沟槽108的步骤中，在区域P和区域N上的栅极绝缘膜101s上形成无掺杂无定形硅膜101s，所述区域是其中形成双栅极结构晶体管的区域。从而当除去氮化硅膜103时可以防止对栅极绝缘膜101s的损坏。
因此，可以在栅极沟槽108中形成掺杂杂质的无定形硅膜110，并且可以在区域P、区域N、和嵌入到栅极沟槽中的掺杂无定形硅膜上形成无掺杂无定形硅膜111。从而可以形成具有适当杂质浓度的硅膜110、111、以及102，而不会损坏栅极绝缘膜101s，并且沟槽栅极晶体管和双栅极结构晶体管均可以被赋予高性能。
如上所述，可以在栅极沟槽108中形成选择性地掺杂杂质的无定形硅膜110。和其中在栅极沟槽中形成无掺杂硅膜之后引入杂质的情况形成对比，从而可以防止沟槽栅极的耗尽。
本发明决不受限于上述实施例，而相反地在权利要求所引的范围之类的各种修改都是可以的，并且自然这些修改也包括在发明的范围之内。
例如，在上述实施例中，用于转换薄氧化膜11s(101s)的保护膜可以是第一实施例中的掺杂无定形硅膜12以及第二实施例中的无掺杂无定形硅膜102。然而，没有限制这些结构，并且在当在栅极沟槽18(108)中形成栅极绝缘膜19(109)时可以防止在薄氧化膜11s(101s)上的氧化物膜被分层、或防止由于进一步氧化的厚度增加所得到的膜的范围，同样可以使用其他材料，而没有妨碍晶体管的操作。特别地，在所得到的膜(导电薄膜等)允许形成在向栅电极施加电压期间所需要的沟道的范围，可以使用其他材料。
在上述实施例中，描述了其中每层硅膜首先形成为无定形态并且然后由随后的加热工艺转换为多晶硅膜的示例。然而，如需要同样可以开始就使用多晶硅膜。
在上述实施例中，将包括硅膜12(102)和21(111)的分层膜用作平面晶体管的栅电极，但是在其中栅极沟槽108或STI沟槽15(105)具有较小深度的情况以及其他情况下，可以预先形成作为保护膜的硅膜12(102)使其开始就具有作为栅电极所需的厚度。
同样也不必仅使用硅膜形成栅电极，同样可以在硅膜上形成硅化物层，或由分层金属膜创建所谓的多金属(polymetal)栅电极。
此外，在上述示例中，用于形成用于STI的沟槽15(105)的掩模层，以及用于形成栅极沟槽18(108)的掩模层，被共同用于氮化硅膜13(103)中。然而，可以在形成STI(单元分离区，element separationregions)16i之后除去氮化硅膜13(103)，可以创建新的氮化硅膜以形成掩模层。
Claims (12)
1.一种用于制造具有存储单元区和外围电路区的半导体器件的方法，所述方法包括：
第一步骤，在至少所述外围电路区的半导体衬底上形成第一栅极绝缘膜；
第二步骤，用保护膜覆盖所述第一栅极绝缘膜；
第三步骤，在所述保护膜覆盖了所述外围电路区上的所述第一栅极绝缘膜的情况下，在所述存储单元区中形成栅极沟槽；以及
第四步骤，在所述保护膜覆盖了所述外围电路区上的所述第一栅极绝缘膜的情况下，至少在所述栅极沟槽的内壁上形成比所述第一栅极绝缘膜厚的第二栅极绝缘膜。
2.如权利要求1所述的用于制造半导体器件的方法，其中所述第四步骤包括：
通过化学气相沉积方法沉积氧化硅膜；以及
对所述氧化硅膜和所述半导体衬底之间的界面进行热氧化。
3.如权利要求1所述的用于制造半导体器件的方法，还包括第五步骤：由导电膜填充至少一部分所述栅极沟槽。
4.如权利要求1所述的用于制造半导体器件的方法，还包括第五步骤：对所述保护膜绘制图样、以及在所述外围电路区中的所述第一栅极绝缘膜上形成至少一部分栅电极。
5.如权利要求3所述的用于制造半导体器件的方法，还包括第六步骤：对所述保护膜绘制图样、以及在所述外围电路区中的所述第一栅极绝缘膜上形成栅电极的至少一部分。
6.如权利要求1至5中任一项所述的用于制造半导体器件的方法，其中所述保护膜是掺杂杂质的硅膜。
7.如权利要求1至5中任一项所述的用于制造半导体器件的方法，其中：
所述保护膜是无掺杂硅膜；
所述外围电路区具有第一区域和第二区域；以及
还包括第七步骤：分别向所述第一区域和第二区域上的所述无掺杂硅膜中引入P型杂质和N型杂质。
8.如权利要求1至5中任一项所述的用于制造半导体器件的方法，其中，在所述存储单元区的所述半导体衬底上也形成所述第一栅极绝缘膜和所述保护膜。
9.如权利要求8中所述的用于制造半导体器件的方法，其中，在所述存储单元区上的所述第一栅极绝缘膜的厚度比在所述外围电路区上的所述第一栅极绝缘膜的厚度大。
10.如权利要求1至5中任一项所述的用于制造半导体器件的方法，其中，在所述第三步骤之前及第二步骤之后，形成用于绝缘和分离所述存储单元区和所述外围电路区的单元分离区。
11.如权利要求10所述的用于制造半导体器件的方法，其中，
所述单元分离区具有浅槽隔离STI结构；以及
所述第三步骤包括步骤：在所述保护膜上形成掩模层，以及使用所述掩模层形成用于单元分离区的沟槽。
12.如权利要求11中所述的用于制造半导体器件的方法，其中，所述掩模层也被作为用于形成所述栅极沟槽的掩模而使用。
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