CN1825566A - 半导体装置的制造方法 - Google Patents

半导体装置的制造方法 Download PDF

Info

Publication number
CN1825566A
CN1825566A CNA2006100048665A CN200610004866A CN1825566A CN 1825566 A CN1825566 A CN 1825566A CN A2006100048665 A CNA2006100048665 A CN A2006100048665A CN 200610004866 A CN200610004866 A CN 200610004866A CN 1825566 A CN1825566 A CN 1825566A
Authority
CN
China
Prior art keywords
film
mos transistor
dielectric film
zone
electric capacity
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2006100048665A
Other languages
English (en)
Other versions
CN100527387C (zh
Inventor
藤岛达也
福田干夫
塚田雄二
绪方敬士
饭田伊豆雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Publication of CN1825566A publication Critical patent/CN1825566A/zh
Application granted granted Critical
Publication of CN100527387C publication Critical patent/CN100527387C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors

Abstract

一种半导体装置的制造方法，在同一半导体衬底上具有电容和MOS晶体管的半导体装置中，防止电容的绝缘破坏。在P型半导体衬底(1)的整个面上形成作为高耐压MOS晶体管的栅极绝缘膜的SiO2膜(11)。在覆盖高耐压MOS晶体管形成区域R1及与电容形成区域R4邻接的槽绝缘膜(7a、7b)边缘的SiO2膜(11a)的一部分上选择地形成光致抗蚀层(12)，并以该光致抗蚀层(12)为掩模，蚀刻除去SiO2膜(11)。在进行该蚀刻时，由于以光致抗蚀层(12)为掩模，故与电容邻接的槽绝缘膜(7a、7b)的边缘不会过度损伤。将该蚀刻时残留的SiO2膜(11a)和之后形成的SiO2膜作为电容绝缘膜。

Description

半导体装置的制造方法
技术领域
本发明涉及半导体装置的制造方法，特别是涉及在同一半导体衬底上具有电容和MOS晶体管的半导体装置的制造方法。
背景技术
目前，已知有具有MOS晶体管和电容器的半导体装置。另一方面，随着近几年的半导体装置的高集成化，在活性区域的隔离中，广泛使用浅槽隔离法(下面称为STI法)来取代局部氧化法(LOCOS)。该STI法是指，通过高密度的等离子化学气层成长(HDPCVD)将二氧化硅等绝缘材料充填到半导体衬底中的浅的沟槽内，并将其设为场绝缘膜。
下面，参照附图说明利用现有的STI法的在同一半导体衬底上具有电容和高耐压MOS晶体管的半导体装置的制造方法。图8、图9及图10是在同一半导体衬底上具有电容和高耐压MOS晶体管的现有的半导体装置的制造方法的剖面图，是表示电容形成区域R4的图。
首先，如图8(a)所示，形成在P型硅衬底200上形成有槽绝缘膜50的STI结构。其次，在P型硅衬底200表面，邻接各槽绝缘膜50形成例如5～10nm膜厚的仿真氧化膜51(例如热氧化膜或根据CVD法得到的TEOS膜)。
其次，通过向电容形成区域R4离子注入N型杂质，例如砷离子，在P型硅衬底200表面形成电容的下部电极层52(N+层)。然后，蚀刻除去仿真氧化膜51，如图8(b)所示，形成20nm膜厚的SiO2膜53，使其覆盖P型硅衬底200的表面及槽绝缘膜50。该SiO2膜53是构成未图示的高耐压MOS晶体管的栅极绝缘膜的膜。
而且，SiO2膜53作为电容绝缘膜则过厚，故如图9(a)所示，蚀刻除去SiO2膜53，然后，如图9(b)所示，通过进行热氧化，形成例如7nm膜厚的电容绝缘膜54。
其次，如图10所示，在电容绝缘膜54上形成由多晶硅层构成的上部电极层55。由此，形成由下部电极层52、电容绝缘膜54、及上部电极层55构成的电容。
专利文献1：特开2002-26261号公报
在现有的半导体装置的制造方法中，如图9(a)所示，在进行SiO2膜53的超量蚀刻时，槽绝缘膜50的边缘被挖去很大，这是由于，在进行上述离子注入时，向槽绝缘膜50中注入了杂质离子，与没有注入杂质离子的状态相比，其蚀刻速率变高。
另外，由于在进行上述离子注入时，向P型硅衬底200表面注入了杂质离子，故在形成电容绝缘膜54时产生增速氧化。因此，如图9(b)所示，在下部电极层52一端的角部60，电容绝缘膜54的膜厚变薄。
因此，然后如图10所示，即使形成上部电极层55，并形成电容，如上所述，由于电容绝缘膜54的膜厚有薄的部分，及膜厚不稳定，因此，存在发生电场集中，且容易产生该部分的电容绝缘膜54的绝缘破坏，电容寿命短的问题。
发明内容
本发明是鉴于上述问题而构成的，其主要特征如下。即，本发明提供半导体装置的制造方法，该半导体装置在半导体衬底表面，在同一半导体衬底上具有电容和至少一个MOS晶体管，其特征在于，该制造方法具有：与所述半导体衬底的电容形成区域及MOS晶体管形成区域邻接，形成元件分离绝缘膜的工序；向所述电容形成区域注入杂质离子，形成下部电极层的工序；在所述半导体衬底上的整个面上形成第一绝缘膜的工序；在覆盖与所述电容形成区域邻接的所述元件分离绝缘膜边缘的所述第一绝缘膜的一部分上、及所述MOS晶体管形成区域的所述第一绝缘膜上形成光致抗蚀层的工序；以所述光致抗蚀层为掩模，蚀刻所述第一绝缘膜的工序；至少在所述电容形成区域形成第二绝缘膜，并将所述第一绝缘膜和所述第二绝缘膜作为电容绝缘膜的工序；在形成于所述MOS晶体管形成区域的所述第一绝缘膜上形成栅极电极，在所述电容绝缘膜上形成上部电极层的工序。根据该制造方法，电容绝缘膜的边缘在蚀刻时不会被研削，可形成均匀的膜质优良的电容绝缘膜。另外，在由高耐压的厚的绝缘膜形成电容绝缘膜两端，且由薄的绝缘膜形成其以外的部分时，可通过厚的绝缘膜的部分确保耐压。
另外，本发明提供半导体装置的制造方法，在半导体衬底表面，在同一半导体衬底上具有电容和至少一个MOS晶体管，其特征在于，该制造方法具有：与所述半导体衬底的电容形成区域及MOS晶体管形成区域邻接，形成元件分离绝缘膜的工序；覆盖与所述电容形成区域邻接的元件分离绝缘膜的边缘，形成在所述电容形成区域具有开口部的光致抗蚀层的工序；以所述光致抗蚀层为掩模，向所述开口部注入杂质离子，形成下部电极层的工序；在所述半导体衬底上的整个面上形成第一绝缘膜的工序；蚀刻形成于所述电容形成区域的所述第一绝缘膜的工序；至少在所述电容形成区域形成第二绝缘膜，将所述第二绝缘膜作为电容绝缘膜的工序；在形成于所述MOS晶体管形成区域的所述第一绝缘膜上形成栅极电极，且在所述电容绝缘膜上形成上部电极层的工序。
根据本发明的半导体装置的制造方法，与电容邻接的槽绝缘膜的边缘在蚀刻时不会被研削，其结果可形成均匀的膜质优良的电容绝缘膜，因此，不发生电场集中，可防止电容的绝缘破坏。
附图说明
图1(a)～(d)是说明本发明第一实施例的半导体装置的制造方法的剖面图；
图2(a)～(d)是说明本发明第一实施例的半导体装置的制造方法的剖面图；
图3(a)～(d)是说明本发明第一实施例的半导体装置的制造方法的剖面图；
图4(a)～(c)是说明本发明第一实施例的半导体装置的制造方法的剖面图；
图5(a)～(d)是说明本发明第二实施例的半导体装置的制造方法的剖面图；
图6(a)～(d)是说明本发明第二实施例的半导体装置的制造方法的剖面图；
图7(a)～(c)是说明本发明第二实施例的半导体装置的制造方法的剖面图；
图8(a)～(b)是说明现有实施例的半导体装置的制造方法的剖面图；
图9(a)～(b)是说明现有实施例的半导体装置的制造方法的剖面图；
图10是说明现有实施例的半导体装置的制造方法的剖面图；
符号说明
1  P型硅衬底
2 SiO2膜
3  多晶硅膜
4 Si3N4膜
5  光致抗蚀膜
5h  开口部
6  沟槽
7a、7b、7c、7d、7e  槽绝缘膜
8  仿真氧化膜
9  光致抗蚀层
10  下部电极层
11  SiO2膜
11a  高耐压MOS晶体管的栅极绝缘膜
11b  中耐压MOS晶体管的栅极绝缘膜
11c  低耐压MOS晶体管的栅极绝缘膜
12   光致抗蚀层
13   电容绝缘膜
14   光致抗蚀层
15   多晶硅膜
16a、16b、16c  栅极电极
17   栅极电极
18   离子注入层(N-)
19   离子注入层(N+)
20a、20b、20c、20d、20e  槽绝缘膜
21   仿真氧化膜
22   开口部
23   光致抗蚀层
24   下部电极层
25 SiO2膜
25  a高耐压MOS晶体管的栅极绝缘膜
25  b中耐压MOS晶体管的栅极绝缘膜
25  c低耐压MOS晶体管的栅极绝缘膜
26  光致抗蚀层
27  电容绝缘膜
28  光致抗蚀层
29  多晶硅膜
30a、30b、30c  栅极电极
31  上部电极层
32  离子注入层(N-)
33  离子注入层(N+)
50  槽绝缘膜
51  仿真氧化膜
52  下部电极层
53 SiO2膜
54  电容绝缘膜
55  上部电极层
60  角部
100  P型硅衬底
200  P型硅衬底
R1  高耐压MOS晶体管形成区域
R2  中耐压MOS晶体管形成区域
R3  低耐压MOS晶体管形成区域
R4  电容形成区域
具体实施方式
下面，参照附图说明本发明第一实施例的半导体装置的制造方法。
如图1(a)，通过进行热氧化，在P型硅衬底1的表面形成SiO2膜2(二氧化硅膜)。然后，利用CVD法在SiO2膜2上形成具有约50nm膜厚的多晶硅膜3(Poly Silicon film)、具有120nm膜厚的Si3N4膜4(氮化硅膜)。进而在Si3N4膜4上形成具有多个开口部5h的光致抗蚀层5。
其次，如图1(b)所示，以具有多个开口部5h的光致抗蚀层5为掩模，依次蚀刻在开口部5h露出的Si3N4膜4、多晶硅膜3、SiO2膜2，进而蚀刻P型硅衬底1的表面，形成沟槽6a、6b、6c、6d、6e。沟槽6的深度优选为1μm。
其次，如图1(c)所示，例如利用HDPCVD法在包括沟槽6a、6b、6c、6d、6e内的整个面上堆积SiO2膜7(HDPCVD膜)。然后，如图1(d)所示，使用CMP法(Chemical Mechanical Polishing Method)抛光SiO2膜7的表面。此时，Si3N4膜4作为CMP终点检测膜起作用，在用光学方法检测到Si3N4膜4露出的时刻将CMP停止。这样，分别选择地埋入沟槽6a、6b、6c、6d、6e内的槽绝缘膜7a、7b、7c、7d、7e作为元件分离绝缘膜而形成。
然后，如图2(a)所示，使用热磷酸等药品除去Si3N4膜4，并通过干式蚀刻除去多晶硅膜3，进而根据需要，蚀刻除去SiO2膜2。由此，形成作为元件分离结构适于微细化的STI结构。在此，在图2(a)中，R1是高耐压MOS晶体管形成区域，R2是中耐压MOS晶体管形成区域，R3是低耐压MOS晶体管形成区域，R4是电容形成区域。这些R1、R2、R3、R4各区域通过邻接的槽绝缘膜7a、7b、7c、7d、7e相互绝缘。
其次，如图2(b)所示，在形成有槽绝缘膜7a、7b、7c、7d、7e的P型硅衬底1的表面，在与各槽绝缘膜7a、7b、7c、7d、7e邻接的R1、R2、R3、R4的各区域形成例如5～10nm膜厚的仿真氧化膜8(例如热氧化膜或通过CVD法得到的TEOS膜)。
然后，如图2(b)所示，通过曝光及显影处理，在除电容形成区域R4以外的区域R1、R2、R3的仿真氧化膜8上选择地形成光致抗蚀层9，以该光致抗蚀层9为掩模，通过以加速电压70KeV，注入量2×1014/cm2的注入条件向电容形成区域R4离子注入N型杂质，例如砷离子，形成电容的下部电极层10(N+层)。在此，仿真氧化膜8具有缓和离子注入造成的硅衬底1的损伤的作用。
其次，在除去光致抗蚀层9后，蚀刻除去仿真氧化膜8，露出P型硅衬底1的表面。然后，如图2(c)所示，形成例如20nm膜厚的SiO2膜11(例如热氧化膜或通过CVD法得到的TEOS膜)，使其覆盖R1、R2、R3、R4各区域的P型硅衬底1的表面及槽绝缘膜7a、7b、7c、7d、7e。
然后，如图2(d)所示，通过进行曝光及显影处理，在高耐压MOS晶体管形成区域R1的SiO2膜11a上、及覆盖电容形成区域R4的槽绝缘膜7a、7b的边缘的SiO2膜11a的部分上选择地形成光致抗蚀层12。然后，以该光致抗蚀层12为掩模，进行蚀刻，将该SiO2膜11除去。
由于，与电容区域R4邻接的槽绝缘膜7a、7b的边缘以光致抗蚀层12为掩模，故不会被蚀刻。因此，防止如现有例槽绝缘膜7a、7b的边缘被过度挖去的不良现象。
在此，在高耐压MOS晶体管形成区域R1残留的SiO2膜11a构成高耐压MOS晶体管的栅极绝缘膜11a(膜厚T1＝20nm)。另外，实际上与后述的SiO2膜11b及SiO2膜11c共同构成高耐压用栅极绝缘膜(11a+11b+11c)。
其次，如图3(a)所示，在除去光致抗蚀层12后，将P型硅衬底1热氧化，在电容形成区域R4、中耐压MOS晶体管形成区域R2、及低耐压MOS晶体管形成区域R3形成比高耐压MOS晶体管的栅极绝缘膜11a薄的例如7nm的SiO2膜11b。在此，覆盖电容形成区域R4的槽绝缘膜7a及7b的边缘而形成的SiO2膜11a(膜厚T1＝20nm)和SiO2膜11b(膜厚T2＝7nm)作为整体构成电容绝缘膜13。
另外，实际上后述的SiO2膜11c重叠地构成电容用绝缘膜(11a+11c、11b+11c)。另外，形成于中耐压MOS晶体管形成区域R2的SiO2膜11b直接构成中耐压MOS晶体管的栅极绝缘膜11b(膜厚T2＝7nm)。另外，实际上后述的SiO2膜11c重叠地构成中耐压用的栅极绝缘膜(11b+11c)。
其次，如图3(b)所示，通过光致抗蚀层14覆盖电容形成区域R4、高耐压MOS晶体管形成区域R1、及中耐压MOS晶体管形成区域R2上，蚀刻除去低耐压MOS晶体管形成区域R3的SiO2膜11b，将P型硅衬底1露出。
其次，如图3(c)所示，在除去光致抗蚀层14后，将硅衬底1热氧化，在低耐压MOS晶体管形成区域R3上形成比中耐压MOS晶体管的栅极绝缘膜11b薄的例如3nm的SiO2膜11c。这构成低耐压MOS晶体管的栅极绝缘膜11c(膜厚3nm)。
其次，如图3(d)所示，在硅衬底1整个面上形成约50nm的多晶硅膜15。其次，以形成于该多晶硅膜15上的未图示的光致抗蚀层为掩模，如图4(a)所示，在高耐压MOS晶体管的栅极绝缘膜11a上形成栅极电极16a，在中耐压MOS晶体管的栅极绝缘膜11b上形成栅极电极16b，在低耐压MOS晶体管的栅极绝缘膜11c上形成栅极电极16c，在电容绝缘膜13上形成上部电极层17。
其次，以在高耐压MOS晶体管的离子注入层形成区域上具有开口部的未图示的光致抗蚀层为掩模，以加速电压30KeV、注入能量3×1012/cm2的注入条件离子注入N型杂质，例如磷离子。由此，在高耐压MOS晶体管形成区域R1的高耐压MOS晶体管的源极·漏极区域形成离子注入层18(N-层)。
其次，如图4(c)所示，以在R1、R2、R3各区域的MOS晶体管的离子注入层形成区域上具有开口部的未图示的光致抗蚀层为掩模，以加速电压60KeV、注入能量2×1015/cm2的注入条件离子注入N型杂质，例如砷离子。由此，在R1、R2、R3的各区域的MOS晶体管的源极·漏极区域形成离子注入层19(N+层)。
由此，在电容形成区域R4形成电容，在高耐压MOS晶体管形成区域R1形成高耐压MOS晶体管，在中耐压MOS晶体管形成区域R2形成中耐压MOS晶体管，在低耐压MOS晶体管形成区域R3形成低耐压MOS晶体管。
以上，根据第一实施例，与电容形成区域R4邻接的槽绝缘膜7a、7b的边缘由于以光致抗蚀层12为掩模，故在蚀刻SiO2膜11时，不会如现有例，槽绝缘膜7a、7b的边缘过度损伤。而且，其结果形成膜质优良的电容绝缘膜13，不会引起电场集中，可防止电容的绝缘破坏。
其次，参照附图说明本发明第二实施例的半导体装置的制造方法。
如图5(a)所示，利用与上述第一实施例的半导体装置的制造方法相同的工序，形成在P型硅衬底100上形成有槽绝缘膜20a、20b、20c、20d、20e的STI结构。
然后，如图5(b)所示，在P型硅衬底100表面，在与各槽绝缘膜20a、20b、20c、20d、20e邻接的R1、R2、R3、R4的各区域形成例如具有5～10nm膜厚的仿真氧化膜21(例如热氧化膜或通过CVD法得到的TEOS膜)。
然后，通过进行曝光及显影处理，在仿真氧化膜21上及槽绝缘膜20a、20b、20c、20d、20e上选择地形成光致抗蚀层21，使其覆盖与电容形成区域R4邻接的槽绝缘膜20a、20b的边缘，并在电容形成区域形成开口部22。
然后，以该光致抗蚀层23为掩模，以加速电压70KeV、注入量2×1014/cm2的注入条件向开口部22离子注入N型杂质，例如砷离子，由此，形成电容的下部电极层24(N+层)。在此，由于与电容形成区域R4邻接的槽绝缘膜20a、20b被光致抗蚀层23包覆，故杂质离子不会注入到槽绝缘膜20a、20b。另外，仿真氧化膜21具有缓和离子注入造成的硅衬底100的损伤的作用。
其次，除去光致抗蚀层23，然后，蚀刻除去仿真氧化膜21，将P型硅衬底100的表面露出。然后，如图5(c)所示，形成例如20nm膜厚的SiO2膜25(例如热氧化膜或通过CVD法得到的TEOS膜)，使其覆盖P型硅衬底100的表面及槽绝缘膜20a、20b、20c、20d、20e。
其次，如图5(d)所示，通过进行曝光及显影处理，在高耐压MOS晶体管形成区域R1的SiO2膜25上选择地形成光致抗蚀层26。然后，以该光致抗蚀层26为掩模，蚀刻除去SiO2膜25。在此，在高耐压MOS晶体管形成区域R1残留的SiO2膜25构成高耐压MOS晶体管的栅极绝缘膜25a(膜厚T1＝20nm)。另外，实际上加上后述的SiO2膜25b及SiO2膜25c，共同构成高耐压用的栅极绝缘膜(25a+25b+25c)。
在此，如上所述，由于对于与电容形成区域R4邻接的槽绝缘膜20a、20b没有进行如上述的离子注入，故没有杂质注入，由此其蚀刻速率低且即使被蚀刻，也不会过大损伤槽绝缘膜20a、20b的边缘。
其次，如图6(a)所示，在除去光致抗蚀层26后，将P型硅衬底100热氧化，在电容形成区域R4、中耐压MOS晶体管形成区域R2、及低耐压MOS晶体管形成区域R3上形成比高耐压MOS晶体管的栅极绝缘膜25a薄的例如7nm的SiO2膜25b。在此，形成于电容形成区域R4的SiO2膜25b直接构成电容绝缘膜27(膜厚T2＝7nm)。
另外，实际上后述的SiO2膜25c重叠地构成电容用绝缘膜(27+25c)。另外，形成于中耐压MOS晶体管形成区域R2的SiO2膜25b直接构成中耐压MOS晶体管的栅极绝缘膜25b(膜厚T2＝7nm)。另外，实际上后述的SiO2膜25c重叠地构成中耐压用的栅极绝缘膜(25b+25c)。
然后，如图6(b)所示，利用光致抗蚀层28包覆高耐压MOS晶体管形成区域R1、中耐压MOS晶体管形成区域R2、电容形成区域R4上，并蚀刻除去低耐压MOS晶体管形成区域R3的SiO2膜25b，将P型硅衬底100露出。
然后，如图6(c)所示，在除去光致抗蚀层28后，将P型硅衬底100热氧化，在低耐压MOS晶体管形成区域R3形成比中耐压MOS晶体管的栅极绝缘膜25b薄的例如3nm的SiO2膜25c。这构成低耐压MOS晶体管的栅极绝缘膜25c(膜厚3nm)。
然后，如图6(d)所示，在P型硅衬底100整个面上形成约50nm的多晶硅膜29。然后，以形成于该多晶硅膜29上的未图示的光致抗蚀层为掩模，如图7(a)所示，在高耐压MOS晶体管的栅极绝缘膜25a上形成栅极电极30a，在中耐压MOS晶体管的栅极绝缘膜25b上形成栅极电极30b，在低耐压MOS晶体管的栅极绝缘膜25c上形成栅极电极30c，在电容绝缘膜27上形成上部电极层31。
然后，如图7(b)所示，以具有开口部的未图示的光致抗蚀层为掩模，以加速电压30KeV、注入量3×1012/cm2的注入条件向高耐压MOS晶体管的离子注入层形成区域上离子注入N型杂质，例如磷离子。由此，在高耐压MOS晶体管形成区域R1的高耐压MOS晶体管的源极·漏极区域形成离子注入层32(N-层)。
然后，如图7(c)所示，以具有开口部的未图示的光致抗蚀层为掩模，以加速电压60KeV、注入量2×1015/cm2的注入条件向R1、R2、R3各区域的MOS晶体管的离子注入层形成区域上离子注入N型杂质，例如砷离子。由此，在R1、R2、R3的各区域的MOS晶体管的源极·漏极区域形成离子注入层33(N+层)。
由此，在电容形成区域R4形成电容，在高耐压MOS晶体管形成区域R1形成高耐压的MOS晶体管，在中耐压MOS晶体管形成区域R2形成中耐压的MOS晶体管，在低耐压MOS晶体管形成区域R3形成低耐压的MOS晶体管。另外，根据该第二实施例，下部电极层24通过以光致抗蚀层23为掩模的离子注入形成，故与第一实施例的下部电极层10相比，其面积变小，并且可使电容容量值也相应地减小。因此，在进行设计时必须考虑该量。
以上，根据第二实施例，由于以光致抗蚀层23为掩模，不会向与电容邻接的槽绝缘膜20a、20b注入杂质离子，故在蚀刻SiO2膜25时，不会过度损伤槽绝缘膜20a、20b的边缘。而且，其结果形成膜质优良的电容绝缘膜27，不会引起电场集中，可防止电容的绝缘破坏。
另外，在本发明的第一及第二实施例中，介绍了本发明应用于由P型硅衬底构成的半导体装置的制造方法的例子，但本发明也可以应用于由N型硅衬底构成的半导体装置的制造方法中。在该情况下的用于形成下部电极层24的离子注入可以加速电压15KeV、注入量2×1014/cm2的注入条件进行例如硼离子的注入。
在本发明的第一及第二实施例中，通过进行热氧化形成了各晶体管的栅极绝缘膜及电容绝缘膜，但不限于此，也可以通过CVD(化学气相成长)或PVD(物理气相成长)等方法形成。
在本发明第一及第二实施例中，说明了只有高耐压MOS晶体管构成LDD(Lightly Doped Drain)结构的源极·漏极区域的例子，而低耐压或中耐压MOS晶体管同样也可以采用LDD结构。
另外，在本发明第一及第二实施例中，对在同一半导体衬底上具有电容、和栅极绝缘膜的膜厚不同的三种MOS晶体管的半导体装置的制造方法进行了说明，但不限于此，也可以将本发明使用于在同一半导体衬底上具有电容和至少一个MOS晶体管的半导体装置的制造方法。

Claims (8)

1、一种半导体装置的制造方法，该半导体装置在半导体衬底表面，在同一半导体衬底上具有电容和至少一个MOS晶体管，其特征在于，该制造方法具有：与所述半导体衬底的电容形成区域及MOS晶体管形成区域邻接，形成元件分离绝缘膜的工序；向所述电容形成区域注入杂质离子，形成下部电极层的工序；在所述半导体衬底上的整个面上形成第一绝缘膜的工序；在覆盖与所述电容形成区域邻接的所述元件分离绝缘膜边缘的所述第一绝缘膜的一部分上、及所述MOS晶体管形成区域的所述第一绝缘膜上形成光致抗蚀层的工序；以所述光致抗蚀层为掩模，蚀刻所述第一绝缘膜的工序；至少在所述电容形成区域形成第二绝缘膜，并将所述第一绝缘膜和所述第二绝缘膜作为电容绝缘膜的工序；在形成于所述MOS晶体管形成区域的所述第一绝缘膜上形成栅极电极，在所述电容绝缘膜上形成上部电极层的工序。
2、一种半导体装置的制造方法，该半导体装置在半导体衬底表面，在同一半导体衬底上具有电容和至少一个MOS晶体管，其特征在于，该制造方法具有：与所述半导体衬底的电容形成区域及MOS晶体管形成区域邻接，形成元件分离绝缘膜的工序；覆盖与所述电容形成区域邻接的源极分离绝缘膜的边缘，形成在所述电容形成区域具有开口部的光致抗蚀层的工序；以所述光致抗蚀层为掩模向所述开口部注入杂质离子形成下部电极层的工序；在所述半导体衬底上的整个面上形成第一绝缘膜的工序；蚀刻形成于所述电容形成区域的所述第一绝缘膜的工序；至少在所述电容形成区域形成第二绝缘膜，并将所述第二绝缘膜作为电容绝缘膜的工序；在形成于所述MOS晶体管形成区域的所述第一绝缘膜上形成栅极电极，在所述电容绝缘膜上形成上部电极层的工序。
3、如权利要求1或2所述的半导体装置的制造方法，其特征在于，当设所述第一绝缘膜的膜厚为T1，设所述第二绝缘膜的膜厚为T2时，满足T1＞T2的关系。
4、如权利要求1、2及3中任一项所述的半导体装置的制造方法，其特征在于，所述元件分离绝缘膜为槽绝缘膜。
5、一种半导体装置的制造方法，该半导体装置在半导体衬底表面，在同一半导体衬底上具有电容、和分别具备具有第一膜厚的栅极绝缘膜、具有第二膜厚的栅极绝缘膜、具有第三膜厚的栅极绝缘膜的第一、第二及第三MOS晶体管，其特征在于，该制造方法具有：与所述半导体衬底的电容形成区域、第一、第二及第三MOS晶体管形成区域的各区域邻接，形成元件分离绝缘层的工序；向所述电容形成区域注入杂质离子，形成下部电极层的工序；在所述半导体衬底上的整个面上形成第一绝缘膜的工序；在覆盖与所述电容形成区域邻接的所述元件分离绝缘膜的边缘的所述第一绝缘膜的一部分上及所述第一MOS晶体管形成区域的所述第一绝缘膜上形成光致抗蚀层的工序；以所述光致抗蚀层为掩模，蚀刻形成于所述电容形成区域、所述第二及第三MOS晶体管形成区域的所述第一绝缘膜的工序；在所述半导体衬底上的整个面上形成第二绝缘膜的工序；蚀刻形成于所述第三MOS晶体管形成区域的所述第二绝缘膜的工序；至少在所述第三MOS晶体管形成区域形成第三绝缘膜的工序；以形成于所述第一区域的所述第一绝缘膜为第一MOS晶体管的栅极绝缘膜，以形成于所述第二区域的所述第二绝缘膜为第二MOS晶体管的栅极绝缘膜，以形成于所述第三MOS晶体管形成区域的所述第三绝缘膜为第三MOS晶体管的栅极绝缘膜，以形成于所述电容形成区域的所述第二绝缘膜为电容绝缘膜，在所述第一MOS晶体管的栅极绝缘膜上形成第一栅极电极，在所述第二MOS晶体管的栅极绝缘膜上形成第二栅极电极，在所述第三MOS晶体管的栅极绝缘膜上形成第三栅极电极，在所述电容绝缘膜上形成上部电极层的工序。
6、一种半导体装置的制造方法，该半导体装置在半导体衬底表面，在同一半导体衬底上具有电容、和分别具备具有第一膜厚的栅极绝缘膜、具有第二膜厚的栅极绝缘膜、具有第三膜厚的栅极绝缘膜的第一、第二及第三MOS晶体管，其特征在于，该制造方法具有：与所述半导体衬底的电容形成区域、第一、第二及第三MOS晶体管形成区域的各区域邻接，形成元件分离绝缘膜的工序；覆盖与所述电容形成区域邻接的元件分离绝缘膜的边缘，在所述电容形成区域形成开口部的工序；以所述光致抗蚀层为掩模，对所述开口部注入杂质离子，形成下部电极层的工序；在所述半导体衬底上的整个面上形成第一绝缘膜的工序；蚀刻形成于所述电容形成区域、所述第二及第三区域的所述第一绝缘膜的工序；在所述半导体衬底上的整个面上形成第二绝缘膜的工序；蚀刻形成于所述第三区域的所述第二绝缘膜的工序；至少在所述第三MOS晶体管形成区域形成第三绝缘膜的工序；以形成于所述第一区域的所述第一绝缘膜为第一MOS晶体管的栅极绝缘膜，以形成于所述第二区域的所述第二绝缘膜为第二MOS晶体管的栅极绝缘膜，以形成于所述第三区域的所述第三绝缘膜为第三MOS晶体管的栅极绝缘膜，以形成于所述电容形成区域的所述第二绝缘膜为电容绝缘膜，在所述第一MOS晶体管的栅极绝缘膜上形成第一栅极电极，在所述第二MOS晶体管的栅极绝缘膜上形成第二栅极电极，在所述第三MOS晶体管的栅极绝缘膜上形成第三栅极电极，在所述电容绝缘膜上形成上部电极层的工序。
7、如权利要求5或6所述的半导体装置的制造方法，其特征在于，当设所述第一绝缘膜的膜厚为T1，所述第二绝缘膜的膜厚为T2，所述第三绝缘膜的膜厚为T3时，满足T1＞T2＞T3的关系。
8、如权利要求5、6、及7中任一项所述的半导体装置的制造方法，其特征在于，所述元件分离绝缘膜为槽绝缘膜。
CNB2006100048665A 2005-01-12 2006-01-10 半导体装置的制造方法 Expired - Fee Related CN100527387C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP005590/05 2005-01-12
JP2005005590 2005-01-12

Publications (2)

Publication Number Publication Date
CN1825566A true CN1825566A (zh) 2006-08-30
CN100527387C CN100527387C (zh) 2009-08-12

Family

ID=36757122

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2006100048665A Expired - Fee Related CN100527387C (zh) 2005-01-12 2006-01-10 半导体装置的制造方法

Country Status (3)

Country Link
US (1) US7419874B2 (zh)
CN (1) CN100527387C (zh)
TW (1) TW200629421A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104701318A (zh) * 2013-12-10 2015-06-10 辛纳普蒂克斯显像装置株式会社 半导体集成电路装置

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8828855B2 (en) * 2007-04-30 2014-09-09 Texas Instruments Incorporated Transistor performance using a two-step damage anneal
US7521330B2 (en) * 2007-06-04 2009-04-21 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for forming capacitor structures
JP2011097029A (ja) * 2009-09-30 2011-05-12 Tokyo Electron Ltd 半導体装置の製造方法
KR20130081505A (ko) * 2012-01-09 2013-07-17 삼성전자주식회사 반도체 장치, 반도체 시스템, 상기 반도체 장치의 제조 방법
US20150155162A1 (en) * 2013-12-03 2015-06-04 Spansion Llc Reduction of Charging Induced Damage in Photolithography Wet Process
CN104112742B (zh) * 2014-06-30 2017-05-10 京东方科技集团股份有限公司 一种柔性基板、柔性显示面板和柔性显示装置
CN110112064B (zh) * 2019-05-21 2020-06-30 长江存储科技有限责任公司 一种半导体器件及其制备方法
CN114649361B (zh) * 2022-03-22 2024-03-29 上海华力微电子有限公司 图像传感器的制造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH118352A (ja) * 1997-06-14 1999-01-12 Toshiba Microelectron Corp 半導体集積回路装置及びその製造方法
KR100477788B1 (ko) * 1999-12-28 2005-03-22 매그나칩 반도체 유한회사 커패시터가 접속된 포토다이오드를 갖는 씨모스이미지센서 및 그 제조방법
JP2002026261A (ja) 2000-07-04 2002-01-25 Denso Corp Ｍｏｓ型キャパシタの製造方法
DE10240423B4 (de) * 2002-09-02 2007-02-22 Advanced Micro Devices, Inc., Sunnyvale Halbleiterelement mit einem Feldeffekttransistor und einem passiven Kondensator mit reduziertem Leckstrom und einer verbesserten Kapazität pro Einheitsfläche und Verfahren zu dessen Herstellung
KR100771865B1 (ko) * 2006-01-18 2007-11-01 삼성전자주식회사 스토리지 캐패시터와 고내압 캐패시터를 구비하는 반도체소자의 제조방법 및 그를 사용하여 제조된 반도체 소자

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104701318A (zh) * 2013-12-10 2015-06-10 辛纳普蒂克斯显像装置株式会社 半导体集成电路装置
CN104701318B (zh) * 2013-12-10 2020-05-15 辛纳普蒂克斯日本合同会社 半导体集成电路装置

Also Published As

Publication number Publication date
CN100527387C (zh) 2009-08-12
TW200629421A (en) 2006-08-16
TWI294149B (zh) 2008-03-01
US20060172488A1 (en) 2006-08-03
US7419874B2 (en) 2008-09-02

Similar Documents

Publication Publication Date Title
CN1825566A (zh) 半导体装置的制造方法
CN1293637C (zh) 具有应变沟道的互补式金属氧化物半导体及其制作方法
CN1235291C (zh) 半导体器件和半导体器件的制造方法
CN1282243C (zh) 具有铜布线的半导体器件
CN1208823C (zh) 浅沟隔离半导体及其制造
CN1215554C (zh) 互补型金属氧化物半导体器件及其制造方法
CN1109360C (zh) Cmos结构半导体器件的制备方法
CN1286179C (zh) 非易失半导体存储装置及其制造方法
CN1956170A (zh) 用于制造半导体器件的方法
CN1841749A (zh) 具有增加的沟道长度的半导体器件及其制造方法
CN1755945A (zh) 半导体器件
CN1722436A (zh) 半导体装置
CN1641854A (zh) 制造半导体器件的方法
CN1841706A (zh) 半导体器件的制造方法
CN1897231A (zh) 半导体装置及其形成方法
CN1240131C (zh) 半导体装置及其制造方法
CN1734786A (zh) 晶体管及其形成方法
CN1773724A (zh) 半导体装置及其制造方法
CN1866524A (zh) 半导体器件及其制造方法
CN1738056A (zh) 晶体管及其制造方法
CN1893085A (zh) 半导体装置及其制造方法
CN1348219A (zh) 参考电压半导体
CN1270354C (zh) 半导体元件的接触孔的形成方法
CN1620727A (zh) 半导体集成电路器件及其制造方法
CN1540742A (zh) 半导体装置及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090812

Termination date: 20130110