KR100771865B1 - 스토리지 캐패시터와 고내압 캐패시터를 구비하는 반도체소자의 제조방법 및 그를 사용하여 제조된 반도체 소자 - Google Patents

스토리지 캐패시터와 고내압 캐패시터를 구비하는 반도체소자의 제조방법 및 그를 사용하여 제조된 반도체 소자 Download PDF

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Abstract

서로 다른 종류의 캐패시터들을 구비하는 반도체 소자의 제조방법 및 그를 사용하여 제조된 반도체 소자를 제공한다. 상기 제조방법에 있어서, 먼저 스토리지 캐패시터 영역과 고내압 캐패시터 영역을 구비하는 기판을 제공한다. 상기 캐패시터 영역들 상에 하부 전극막을 형성한다. 상기 하부 전극막 상에 제 1 유전막을 형성한다. 상기 스토리지 캐패시터 영역의 제 1 유전막을 선택적으로 제거하여 상기 스토리지 캐패시터 영역의 하부 전극막을 노출시킨다. 상기 노출된 스토리지 캐패시터 영역의 하부 전극막 및 상기 제 1 유전막 상에 제 2 유전막을 형성한다. 상기 제 2 유전막 상에 상부 전극막을 형성한다.

Description

스토리지 캐패시터와 고내압 캐패시터를 구비하는 반도체 소자의 제조방법 및 그를 사용하여 제조된 반도체 소자 {Fabrication method of semiconductor device having storage capacitor and high voltage resistance capacitor and semiconductor device fabricated using the same}
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 순차적으로 나타낸 단면도들이다.
(도면의 주요 부위에 대한 부호의 설명)
100 : 기판 105 : 소자분리막
110 : 하부 전극막 110a, 110b : 하부 전극
121 : 제 1 유전막 123 : 제 2 유전막
125 : 제 3 유전막 127 : 제 4 유전막
104a, 140b : 상부전극
본 발명은 반도체 소자의 제조방법 및 그를 사용하여 제조된 반도체 소자에 관한 것으로서, 더 구체적으로는 서로 다른 종류의 캐패시터들을 구비하는 반도체 소자의 제조방법 및 그를 사용하여 제조된 반도체 소자에 관한 것이다.
반도체 소자에 적용되는 캐패시터는 전하 저장, 필터링, 직류 전압 차단, 디커플링(decoupling) 용도 등 다양한 용도로 사용된다. 이러한 다양한 종류의 캐패시터들은 각각 서로 다른 사양을 요구한다. 따라서, 하나의 반도체 소자가 여러 용도의 캐패시터들을 구비하는 경우, 상기 캐패시터들을 형성하기 위해서는 공정 요인들 예를 들어, 전극의 종류, 유전막의 종류 및 두께 등을 다양하게 할 필요가 있다. 그럼에도 불구하고, 하나의 기판 상에 형성되는 캐패시터들은 같은 제조과정에 의해 형성되는 것이 제조비용 측면에서 바람직하므로, 공정요인들을 다양하게 하는 것에 많은 제약이 따른다. 그 결과, 여러 종류의 캐패시터들이 동일층에 동일구조를 갖도록 형성되는 것이 일반적이다.
본 발명이 이루고자 하는 기술적 과제는 공정수의 급격한 증가없이 서로 다른 전기적 조건을 만족시키는 캐패시터들을 동일층에 형성할 수 있는 반도체 소자의 제조방법 및 그에 의해 제조된 반도체 소자를 제공함에 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 일 측면은 반도체 소자의 제조방법을 제공한다. 상기 제조방법에 있어서, 먼저 스토리지 캐패시터 영역과 고내압 캐패시터 영역을 구비하는 기판을 제공한다. 상기 캐패시터 영역들 상에 하부 전극막을 형성한다. 상기 하부 전극막 상에 제 1 유전막을 형성한다. 상기 스토리지 캐패시터 영역의 제 1 유전막을 선택적으로 제거하여 상기 스토리지 캐패시터 영역의 하부 전극막을 노출시킨다. 상기 노출된 스토리지 캐패시터 영역의 하부 전극막 및 상기 제 1 유전막 상에 제 2 유전막을 형성한다. 상기 제 2 유전막 상에 상부 전극막을 형성한다.
본 발명의 일 실시예에 있어서, 상기 제 1 유전막과 상기 제 2 유전막은 동일 물질막일 수 있다. 이 경우, 상기 제 1 유전막과 상기 제 2 유전막은 실리콘 산화막(SiO2)일 수 있다.
본 발명의 다른 실시예에 있어서, 상기 제 1 유전막과 상기 제 2 유전막은 서로 다른 물질막일 수 있다. 이 경우, 상기 제 1 유전막은 탄탈륨 산화막(Ta2O5), 알루미늄 산화막(Al2O3), 하프늄 산화막(HfO2) 및 이들의 복합막으로 이루어진 군에서 선택되는 유전막일 수 있다. 나아가, 상기 제 2 유전막은 실리콘 산화막일 수 있다.
본 발명의 실시예들에 있어서, 상기 제 2 유전막 상에 제 3 유전막을 형성할 수 있다. 이 경우, 상기 제 2 유전막은 실리콘 산화막이고, 상기 제 3 유전막은 실리콘 질화막일 수 있다. 나아가, 상기 제 3 유전막 상에 제 4 유전막을 형성할 수 있고, 상기 제 4 유전막은 실리콘 산화막일 수 있다. 이 경우, 상기 제 1 유전막은 실리콘 산화막, 탄탈륨 산화막, 알루미늄 산화막, 하프늄 산화막 및 이들의 복합막으로 이루어진 군에서 선택되는 하나의 유전막일 수 있다.
본 발명의 실시예들에 있어서, 상기 고내압 캐패시터는 디커플링 캐패시터일 수 있다. 또한, 상기 하부 전극막 및 상기 상부 전극막은 폴리 실리콘막일 수 있 다. 한편, 상기 스토리지 캐패시터 영역의 제 1 유전막을 제거하는 것은 습식식각법을 사용하여 수행할 수 있다.
상기 상부 전극막을 형성하기 전에, 상기 유전막들 및 상기 하부 전극막을 패터닝하여 상기 스토리지 캐패시터 영역 및 상기 고내압 캐패시터 영역 상에 하부 전극과 유전막이 차례로 적층된 구조체들을 각각 형성할 수 있다.
상기 기판은 저전압 영역과 고전압 영역을 더 구비할 수 있다. 이 경우, 상기 상부 전극막은 상기 저전압 영역 및 상기 고전압 영역 상에도 형성될 수 있다. 또한, 상기 상부 전극막을 패터닝하여 상기 캐패시터 영역들 상의 유전막 상에 상부전극들을 형성함과 동시에 상기 저전압 영역 및 상기 고전압 영역 상에 저전압 게이트 전극 및 고전압 게이트 전극을 각각 형성할 수 있다. 나아가, 상기 하부 전극막 및 상기 유전막들은 상기 저전압 영역 및 상기 고전압 영역들 상에도 형성될 수 있다. 이 경우 상기 상부 전극막을 형성하기 전에, 상기 유전막들 및 상기 하부전극막을 패터닝하여 상기 스토리지 캐패시터 영역 및 상기 고내압 캐패시터 영역 상에 하부 전극과 유전막이 차례로 적층된 구조체들을 각각 형성함과 동시에, 상기 저전압 영역 및 상기 고전압 영역의 기판을 노출시킬 수 있다. 상기 노출된 고전압 영역의 기판 상에 고전압 게이트 절연막을 형성하고, 상기 노출된 저전압 영역의 기판 상에 저전압 게이트 절연막을 형성할 수 있다. 그 후, 상기 저전압 영역 및 상기 고전압 영역 상에 형성되는 상부 전극막은 상기 게이트 절연막들 상에 형성될 수 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 다른 일 측면은 반도체 소자를 제공한다. 상기 반도체 소자는 스토리지 캐패시터 영역 및 고내압 캐패시터 영역을 갖는 기판을 구비한다. 상기 캐패시터 영역들 상에 하부 전극들이 각각 위치한다. 상기 고내압 캐패시터 영역의 하부 전극 상에 선택적으로 제 1 유전막이 위치한다. 상기 스토리지 캐패시터 영역의 하부 전극 및 상기 제 1 유전막 상에 제 2 유전막이 위치한다. 상기 제 2 유전막 상에 상기 하부 전극들에 각각 대응하여 위치하는 상부 전극들이 제공된다.
상기 기판은 저전압 영역과 고전압 영역을 더 구비할 수 있다. 이 경우, 상기 저전압 영역 및 상기 고전압 영역 상에 상기 상부 전극과 동일 물질막인 저전압 게이트 전극과 고전압 게이트 전극이 각각 위치할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 순차적으로 나타낸 단면도들이다.
도 1a를 참조하면, 스토리지 캐패시터 영역(storage capacitor region), 저전압 영역(low voltage region), 고전압 영역(high voltage region) 및 고내압 캐패시터 영역(high voltage resistance capacitor region)을 구비하는 기판(100)을 제공한다. 상기 기판(100) 내에 소자분리막들(105)을 형성하여 활성영역들을 한정한다. 도면에는 로코스(LOCOS; local oxidation of silicon)법을 사용하여 형성된 소자분리막(105)을 도시하였으나, 상기 소자분리막(105)은 이에 한정되지 않고 트렌치 소자분리법(trench isolation method)을 사용하여 형성될 수도 있다.
상기 소자분리막(105)을 포함하는 기판 상에 하부 전극막(110)을 형성한다. 상기 하부 전극막(110)은 도전막으로서, 금속막 또는 반도체막으로 형성할 수 있으나, 바람직하게는 폴리실리콘막으로 형성한다. 상기 하부 전극막(110)을 폴리실리콘막으로 형성하는 경우, 상기 하부 전극막(100) 내에 불순물을 도핑하여 전도성(conductivity)을 조절한다. 상기 불순물을 도핑하는 것은 인(P) 또는 비소(As)를 이온주입하는 것일 수 있다.
상기 하부 전극막(110) 상에 제 1 유전막(121)을 형성한다. 상기 제 1 유전막(121) 상에 상기 스토리지 캐패시터 영역을 노출시키는 포토레지스트 패턴(201)을 형성한다.
도 1b를 참조하면, 상기 포토레지스트 패턴(도 1a의 201)을 마스크로 하여 상기 노출된 제 1 유전막(121)을 식각한다. 그 결과, 상기 스토리지 캐패시터 영역 상에 상기 하부 전극막(110)이 노출된다. 상기 제 1 유전막(121)을 식각하는 것은 습식식각법을 사용하여 수행하는 것이 바람직하다. 이 경우, 상기 제 1 유전막(121)을 식각하는 과정에서 상기 하부 전극막(110)이 손상되는 것을 최소화할 수 있다. 그 후, 상기 포토레지스트 패턴(도 1a의 201)을 제거한다.
이어서, 상기 노출된 하부 전극막(110) 및 상기 제 1 유전막(121) 상에 제 2 유전막(123)을 형성한다. 상기 제 1 유전막(121)과 상기 제 2 유전막(123)은 서로에 관계없이 실리콘 산화막(SiO2), 실리콘 질화막(SiNx), 탄탈륨 산화막(Ta2O5), 알루미늄 산화막(Al2O3), 하프늄 산화막(HfO2) 또는 이들의 복합막일 수 있다. 바람직하게는 상기 제 1 유전막(121)과 상기 제 2 유전막(123)은 동일 물질막일 수 있는데, 이 경우 상기 제 1 유전막(121)과 상기 제 2 유전막(123)은 실리콘 산화막(SiO2)일 수 있다. 이와는 달리, 상기 제 1 유전막(121)과 상기 제 2 유전막(123)은 서로 다른 물질막일 수 있는데, 이 경우 상기 제 1 유전막(121)은 고유전율막 예를 들어, 탄탈륨 산화막(Ta2O5), 알루미늄 산화막(Al2O3), 하프늄 산화막(HfO2) 및 이들의 복합막으로 이루어진 군에서 선택되는 유전막일 수 있고, 상기 제 2 유전막(123)은 실리콘 산화막일 수 있다. 상기 제 1 유전막(121) 및 상기 제 2 유전막(123)을 형성하는 것은 화학기상증착법을 사용하여 수행할 수 있다.
이어서, 상기 제 2 유전막(123) 상에 제 3 유전막(125)을 형성할 수 있다. 상기 제 3 유전막(125)은 실리콘 산화막(SiO2), 실리콘 질화막(SiNx), 탄탈륨 산화막(Ta2O5), 알루미늄 산화막(Al2O3), 하프늄 산화막(HfO2) 또는 이들의 복합막일 수 있다. 바람직하게는 상기 제 3 유전막(125)은 실리콘 질화막(SiNx)일 수 있다. 상기 제 3 유전막(125) 상에 제 4 유전막(127)을 형성할 수 있다. 상기 제 4 유전막(127)은 실리콘 산화막(SiO2), 실리콘 질화막(SiNx), 탄탈륨 산화막(Ta2O5), 알루미늄 산화막(Al2O3), 하프늄 산화막(HfO2) 또는 이들의 복합막일 수 있다. 바람직 하게는 상기 제 4 유전막(127)은 실리콘 산화막일 수 있다.
상기 제 4 유전막(127) 상에 상기 스토리지 캐패시터 영역 및 상기 고내압 캐패시터 영역의 일부를 차폐시키는 포토레지스트 패턴(202)을 형성한다.
도 1c를 참조하면, 상기 포토레지스트 패턴(도 1b의 202)을 마스크로 하여 상기 제 4 유전막(127), 상기 제 3 유전막(125), 상기 제 2 유전막(123), 상기 제 1 유전막(121) 및 상기 하부 전극막(110)을 차례로 식각한다.
그 결과, 상기 스토리지 캐패시터 영역 상에 스토리지 캐패시터 하부 전극(110a)과 스토리지 유전막(120a)이 차례로 적층된 구조체 및 상기 고내압 캐패시터 영역 상에 고내압 하부 전극(110b)과 고내압 유전막(120b)이 차례로 적층된 구조체가 형성된다. 상기 스토리지 유전막(120b)은 상기 제 2 유전막(123), 상기 제 3 유전막(125) 및 상기 제 4 유전막(127)을 구비하는 반면, 상기 고내압 유전막(120b)은 상기 제 1 유전막(121), 상기 제 2 유전막(123), 상기 제 3 유전막(125) 및 상기 제 4 유전막(127)을 구비한다. 한편, 상기 저전압 영역 및 상기 고전압 영역에는 상기 기판(100)이 노출된다.
이어서, 상기 노출된 고전압 영역의 기판 상에 고전압 게이트 절연막(133)을 형성하고, 상기 저전압 영역의 기판 상에 저전압 게이트 절연막(131)을 형성한다. 상기 고전압 게이트 절연막(133) 및 상기 저전압 게이트 절연막(131)은 상기 기판(100)을 열산화함으로써 형성한 열산화막일 수 있다.
이어서, 상기 게이트 절연막들(131, 133)이 형성된 기판 상에 상부 전극막을 형성한다. 상기 상부 전극막은 도전막으로서, 금속막 또는 반도체막으로 형성할 수 있으나, 바람직하게는 폴리실리콘막으로 형성한다. 상기 상부 전극막을 폴리실리콘막으로 형성하는 경우, 상기 상부 전극막 내에 불순물을 도핑하여 전도성을 조절한다. 상기 불순물을 도핑하는 것은 포클(POCl3) 공정을 사용하여 인(P)을 도핑하는 것일 수 있다.
상기 상부 전극막을 패터닝하여 상기 스토리지 캐패시터 영역 및 상기 고내압 캐패시터 영역의 제 4 유전막(127) 상에 스토리지 상부 전극(140a) 및 고내압 상부 전극(140b)을 각각 형성하고, 상기 저전압 영역 및 상기 고전압 영역의 상기 게이트 절연막들(131, 133) 상에 저전압 게이트 전극(140c) 및 고전압 게이트 전극(140d)을 각각 형성한다. 자세하게는 상기 스토리지 상부 전극(140a) 및 상기 고내압 상부 전극(140b)은 상기 스토리지 유전막(120a)의 일부 및 상기 고내압 유전막(120b)의 일부를 각각 노출시키도록 형성된다.
상기 스토리지 하부 전극(110a), 상기 스토리지 유전막(120a) 및 상기 스토리지 상부 전극(140a)은 스토리지 캐패시터를 구성한다. 한편, 상기 고내압 하부 전극(110b), 상기 고내압 유전막(120b) 및 상기 고내압 상부 전극(140b)은 고내압 캐패시터를 구성한다.
이 때, 상기 고내압 유전막(120b)은 상기 스토리지 유전막(120a)에 비해 상기 제 1 유전막(121)을 더 구비하므로, 상기 고내압 유전막(120b)은 상기 스토리지 유전막(120a)에 비해 두껍다. 따라서, 상기 고내압 캐패시터는 높은 파괴전압(breakdown voltage)을 가질 수 있고, 또한 상기 고내압 상부 전극(140b) 및 상기 고내압 하부 전극(110b) 사이에 고전계가 계속적으로 인가되는 경우에도 전기적 특성을 유지하는 등 우수한 장기 신뢰성을 가질 수 있다. 한편, 상기 스토리지 캐패시터는 상기 고내압 캐패시터에 비해 높은 정전용량(capacitance)을 가질 수 있다. 나아가, 상기 제 1 유전막(121)을 고유전율막으로 형성하는 경우, 상기 고내압 유전막(120b)의 두께증가에도 불구하고 상기 고내압 캐패시터의 정전용량은 크게 감소되지 않을 수 있다.
이와 같이, 공정단계의 큰 증가없이 서로 다른 전기적 요구조건을 만족시키는 고내압 캐패시터와 스토리지 캐패시터를 동일층 내에 형성할 수 있다. 또한, 상기 캐패시터들의 상부 전극들을 폴리실리콘막을 사용하여 형성함으로써, 상기 상부 전극들을 형성함과 동시에 게이트 전극을 형성할 수 있어 공정단계를 감소시킬 수 있다.
이어서, 상기 스토리지 상부 전극(140a), 상기 고내압 상부 전극(140b), 상기 저전압 게이트 전극(140c) 및 고전압 게이트 전극(140d) 상에 스페이서 절연막을 적층하고, 상기 스페이서 절연막을 이방성 식각(anisotropic etch)하여 상기 상부 전극들(140a, 140b), 상기 유전막들(120a, 120b), 상기 하부 전극들(110a, 110b) 및 상기 게이트 전극들(140c, 140d)의 측면들 상에 스페이서들(145)을 형성한다. 상기 스페이서(145)가 형성된 기판 상에 상기 스토리지 상부 전극(140a), 상기 고내압 상부 전극(140b), 상기 저전압 게이트 전극(140c) 및 고전압 게이트 전극(140d)을 덮는 층간절연막(150)을 형성한다.
상기 층간절연막(150) 내에 콘택홀들을 형성한다. 상기 콘택홀들이 형성된 기판 상에 상기 콘택홀들을 채우는 도전막을 적층하고, 상기 도전막을 패터닝하여 스토리지 라인들(160a) 및 전원 라인들(160b)을 형성한다. 상기 스토리지 라인들(160a) 중 하나는 상기 층간절연막(150) 및 상기 스토리지 유전막(120a)을 관통하여 상기 스토리지 하부 전극(110a)에 접속하고, 다른 하나는 상기 층간절연막(150)을 관통하여 상기 스토리지 상부 전극(140a)에 접속한다. 상기 전원 라인들(160b) 중 하나는 상기 층간절연막(150) 및 상기 고내압 유전막(120b)을 관통하여 상기 고내압 하부 전극(110b)에 접속하고, 다른 하나는 상기 층간절연막(150)을 관통하여 상기 고내압 상부 전극(140b)에 접속한다.
한편, 상기 스토리지 캐패시터는 전하를 저장하는 용도로 사용되는 캐패시터일 수 있고, 상기 고내압 캐패시터는 전원전압의 급격한 증가 또는 감소를 완충하는 디커플링 캐패시터(decoupling capacitor)일 수 있다. 특히, 반도체 소자가 여러 크기의 전원전압을 필요로 하는 경우, 상기 디커플링 캐패시터는 최고전압 전원과 접지전원 사이에 배치된 캐패시터 일 수 있다.
상술한 바와 같이 본 발명에 따르면, 공정단계의 큰 증가없이 서로 다른 전기적 요구조건을 만족시키는 캐패시터들을 동일층 내에 형성할 수 있다.

Claims (35)

  1. 스토리지 캐패시터 영역과 고내압 캐패시터 영역을 구비하는 기판을 제공하고,
    상기 캐패시터 영역들 상에 하부 전극막을 형성하고,
    상기 하부 전극막 상에 제 1 유전막을 형성하고,
    상기 스토리지 캐패시터 영역의 제 1 유전막을 선택적으로 제거하여 상기 스토리지 캐패시터 영역의 하부 전극막을 노출시키고,
    상기 노출된 스토리지 캐패시터 영역의 하부 전극막 및 상기 제 1 유전막 상에 제 2 유전막을 형성하되, 상기 제 1 유전막과 상기 제 2 유전막은 서로 다른 물질막이고,
    상기 제 2 유전막 상에 상부 전극막을 형성하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서,
    상기 제 1 유전막은 탄탈륨 산화막(Ta2O5), 알루미늄 산화막(Al2O3), 하프늄 산화막(HfO2) 및 이들의 복합막으로 이루어진 군에서 선택되는 유전막인 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 제 2 유전막은 실리콘 산화막인 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 제 2 유전막 상에 제 3 유전막을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 7 항에 있어서,
    상기 제 2 유전막은 실리콘 산화막이고, 상기 제 3 유전막은 실리콘 질화막인 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 제 3 유전막 상에 제 4 유전막을 형성하는 것을 더 포함하고, 상기 제 4 유전막은 실리콘 산화막인 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 8 항에 있어서,
    상기 제 1 유전막은 실리콘 산화막, 탄탈륨 산화막, 알루미늄 산화막, 하프늄 산화막 및 이들의 복합막으로 이루어진 군에서 선택되는 하나의 유전막인 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 1 항에 있어서,
    상기 고내압 캐패시터는 디커플링 캐패시터인 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 1 항에 있어서,
    상기 하부 전극막 및 상기 상부 전극막은 폴리 실리콘막인 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제 1 항에 있어서,
    상기 스토리지 캐패시터 영역의 제 1 유전막을 제거하는 것은 습식식각법을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제 1 항에 있어서,
    상기 상부 전극막을 형성하기 전에,
    상기 유전막들 및 상기 하부 전극막을 패터닝하여 상기 스토리지 캐패시터 영역 및 상기 고내압 캐패시터 영역 상에 하부 전극과 유전막이 차례로 적층된 구조체들을 각각 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제 1 항에 있어서,
    상기 기판은 저전압 영역과 고전압 영역을 더 구비하고,
    상기 상부 전극막은 상기 저전압 영역 및 상기 고전압 영역 상에도 형성되고,
    상기 상부 전극막을 패터닝하여 상기 캐패시터 영역들 상의 유전막 상에 상부전극들을 형성함과 동시에 상기 저전압 영역 및 상기 고전압 영역 상에 저전압 게이트 전극 및 고전압 게이트 전극을 각각 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제 15 항에 있어서,
    상기 하부 전극막 및 상기 유전막들은 상기 저전압 영역 및 상기 고전압 영역들 상에도 형성되고,
    상기 상부 전극막을 형성하기 전에, 상기 유전막들 및 상기 하부전극막을 패터닝하여 상기 스토리지 캐패시터 영역 및 상기 고내압 캐패시터 영역 상에 하부 전극과 유전막이 차례로 적층된 구조체들을 각각 형성하면서, 상기 저전압 영역 및 상기 고전압 영역의 기판을 노출시키는 것; 및 상기 노출된 고전압 영역의 기판 상에 고전압 게이트 절연막을 형성하고, 상기 노출된 저전압 영역의 기판 상에 저전압 게이트 절연막을 형성하는 것을 더 포함하고,
    상기 저전압 영역 및 상기 고전압 영역 상에 형성되는 상부 전극막은 상기 게이트 절연막들 상에 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 스토리지 캐패시터 영역 및 고내압 캐패시터 영역을 구비하는 기판;
    상기 캐패시터 영역들 상에 각각 위치하는 하부 전극들;
    상기 고내압 캐패시터 영역의 하부 전극 상에 선택적으로 위치하는 제 1 유전막;
    상기 스토리지 캐패시터 영역의 하부 전극 및 상기 제 1 유전막 상에 위치하고, 상기 제1 유전막과는 다른 물질막인 제 2 유전막; 및
    상기 제 2 유전막 상에 상기 하부 전극들에 각각 대응하여 위치하는 상부 전극들을 포함하는 것을 특징으로 하는 반도체 소자.
  18. 삭제
  19. 삭제
  20. 삭제
  21. 제 17 항에 있어서,
    상기 제 1 유전막은 탄탈륨 산화막, 알루미늄 산화막, 하프늄 산화막 및 이들의 복합막으로 이루어진 군에서 선택되는 유전막인 것을 특징으로 하는 반도체 소자.
  22. 제 17 항에 있어서,
    상기 제 2 유전막은 실리콘 산화막인 것을 특징으로 하는 반도체 소자.
  23. 제 17 항에 있어서,
    상기 제 2 유전막 상에 위치하는 제 3 유전막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  24. 제 23 항에 있어서,
    상기 제 2 유전막은 실리콘 산화막이고, 상기 제 3 유전막은 실리콘 질화막인 것을 특징으로 하는 반도체 소자.
  25. 제 24 항에 있어서,
    상기 제 3 유전막 상에 위치하는 제 4 유전막을 더 포함하고, 상기 제 4 유전막은 실리콘 산화막인 것을 특징으로 하는 반도체 소자.
  26. 제 24 항에 있어서,
    상기 제 1 유전막은 실리콘 산화막, 탄탈륨 산화막, 알루미늄 산화막, 하프늄 산화막 및 이들의 복합막으로 이루어진 군에서 선택되는 하나의 막인 것을 특징으로 하는 반도체 소자.
  27. 제 17 항에 있어서,
    상기 고내압 캐패시터는 디커플링 캐패시터인 것을 특징으로 하는 반도체 소자.
  28. 제 17 항에 있어서,
    상기 기판은 저전압 영역과 고전압 영역을 더 구비하고,
    상기 저전압 영역 및 상기 고전압 영역 상에 각각 위치하고, 상기 상부 전극과 동일 물질막인 저전압 게이트 전극과 고전압 게이트 전극을 더 포함하는 것을 특징으로 하는 반도체 소자.
  29. 제 17 항에 있어서,
    상기 상부 전극 및 상기 하부 전극은 폴리 실리콘막인 것을 특징으로 하는 반도체 소자.
  30. 스토리지 캐패시터 영역, 고내압 캐패시터 영역, 저전압 영역 및 고전압 영역을 구비하는 기판을 제공하고,
    상기 캐패시터 영역들 상에 하부 전극막을 형성하고,
    상기 하부 전극막 상에 제 1 유전막을 형성하고,
    상기 스토리지 캐패시터 영역의 제 1 유전막을 선택적으로 제거하여 상기 스토리지 캐패시터 영역의 하부 전극막을 노출시키고,
    상기 노출된 스토리지 캐패시터 영역의 하부 전극막 및 상기 제 1 유전막 상에 제 2 유전막을 형성하고,
    상기 제 2 유전막, 상기 저전압 영역 및 상기 고전압 영역 상에 상부 전극막을 형성하고,
    상기 상부 전극막을 패터닝하여 상기 캐패시터 영역들 상의 유전막 상에 상부전극들을 형성함과 동시에 상기 저전압 영역 및 상기 고전압 영역 상에 저전압 게이트 전극 및 고전압 게이트 전극을 각각 형성하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  31. 제 30 항에 있어서,
    상기 하부 전극막 및 상기 유전막들은 상기 저전압 영역 및 상기 고전압 영역들 상에도 형성되고,
    상기 상부 전극막을 형성하기 전에, 상기 유전막들 및 상기 하부전극막을 패터닝하여 상기 스토리지 캐패시터 영역 및 상기 고내압 캐패시터 영역 상에 하부 전극과 유전막이 차례로 적층된 구조체들을 각각 형성하면서, 상기 저전압 영역 및 상기 고전압 영역의 기판을 노출시키는 것; 및 상기 노출된 고전압 영역의 기판 상에 고전압 게이트 절연막을 형성하고, 상기 노출된 저전압 영역의 기판 상에 저전압 게이트 절연막을 형성하는 것을 더 포함하고,
    상기 저전압 영역 및 상기 고전압 영역 상에 형성되는 상부 전극막은 상기 게이트 절연막들 상에 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  32. 제 30 항에 있어서,
    상기 상부 전극막을 형성하기 전에, 상기 제 2 유전막 상에 제 3 유전막을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  33. 스토리지 캐패시터 영역, 고내압 캐패시터 영역, 저전압 영역 및 고전압 영역을 구비하는 기판;
    상기 캐패시터 영역들 상에 각각 위치하는 하부 전극들;
    상기 고내압 캐패시터 영역의 하부 전극 상에 선택적으로 위치하는 제 1 유전막;
    상기 스토리지 캐패시터 영역의 하부 전극 및 상기 제 1 유전막 상에 위치하는 제 2 유전막;
    상기 제 2 유전막 상에 상기 하부 전극들에 각각 대응하여 위치하는 상부 전극들; 및
    상기 저전압 영역 및 상기 고전압 영역 상에 각각 위치하고, 상기 상부 전극과 동일 물질막인 저전압 게이트 전극과 고전압 게이트 전극을 포함하는 것을 특징으로 하는 반도체 소자.
  34. 제 33 항에 있어서,
    상기 저전압 영역의 기판과 상기 저전압 게이트 전극 사이에 개재된 저전압 게이트 절연막, 및 상기 고전압 영역의 기판과 상기 고전압 게이트 전극 사이에 개재된 고전압 게이트 절연막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  35. 제 33 항에 있어서,
    상기 제2 유전막과 상기 상부전극들 사이에 위치하는 제 3 유전막을 더 포함하는 것을 특징으로 하는 반도체 소자.
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