JP5621362B2

JP5621362B2 - 容量素子の製造方法

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Publication number: JP5621362B2
Application number: JP2010154681A
Authority: JP
Inventors: 淳志笠原
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2010-07-07
Filing date: 2010-07-07
Publication date: 2014-11-12
Anticipated expiration: 2030-07-07
Also published as: JP2012019011A

Description

本発明は、基板に複数の容量素子が形成された容量素子の製造方法に関する。

従来より、１つの半導体基板上に複数の容量素子を備えた半導体装置が、例えば特許文献１で提案されている。この特許文献１では、高耐圧の容量素子および低耐圧の容量素子を誘電体膜の膜厚で作り分ける方法が提案されている。

具体的には、シリコン基板上にゲート酸化膜を形成し、このゲート酸化膜上に一方の電極となるポリシリコン膜を堆積させて容量素子毎にパターニングする。続いて、高耐圧の容量素子についてはポリシリコン膜の上に誘電体膜の膜厚を厚く形成し、低耐圧の容量素子については高耐圧の容量素子を構成する誘電体膜の膜厚よりも薄い誘電体膜をポリシリコン膜の上に形成し、誘電体膜を容量素子毎にパターニングする。この後、誘電体膜の上に他方の電極となるポリシリコン膜を形成してパターニングすることで誘電体膜の厚みが異なる容量素子が完成する。このように各容量素子を形成する場合、ポリシリコン膜の上に誘電体膜の一部として酸化膜を熱酸化で形成することが一般的である。

特開２０００−３５３７９６号公報

しかしながら、上記従来の技術では、高耐圧の容量素子を構成する誘電体膜の一部として酸化膜（例えば１０〜１００ｎｍ）を熱酸化で形成すると、ポリシリコンの粒界部に酸化が進行してしまうという問題がある。特に、ポリシリコン膜の導電性を向上させるためにポリシリコン膜にリン等の半導体不純物がドープされている場合、リンによるポリシリコンの増速酸化の影響が大きく表れてしまう。

この残渣発生のメカニズムについて、図６を参照して詳しく説明する。なお、図６では、容量素子以外の場所についての断面図を示している。

図６（ａ）に示す工程では、基板５０の上にリン等の半導体不純物がドープされたポリシリコン膜５１を例えば５７０℃の温度で２００ｎｍ程度の厚さに形成する。このポリシリコン膜５１が後の工程で容量素子のうちの一方の電極となる。

続いて、図６（ｂ）に示す工程では、高耐圧の容量素子の誘電体膜の一部となる酸化膜５２をポリシリコン膜５１の上に形成する。この酸化膜５２の厚さは例えば６０ｎｍ程度である。このとき、ポリシリコン膜５１の酸化時の圧縮応力でシリコン原子が移動し（図６（ｂ）中の矢印）、ポリシリコン膜５１と酸化膜５２との界面でポリシリコン膜５１の表面に凹凸が形成される。

そして、酸化膜５２をパターニングすることで容量素子となる部分以外の酸化膜５２をポリシリコン膜５１上から除去する。

次に、図６（ｃ）に示す工程では、低耐圧の容量素子の誘電体膜の一部となる酸化膜５３をポリシリコン膜５１の上に形成する。この酸化膜５３の厚さは例えば９ｎｍ程度である。この酸化膜５３の形成の際に、ポリシリコン膜５１の表面の突起成長がさらに増大すると共に、粒界のダングリングボンドによる増速酸化や粒界部のリン偏析による増速酸化が起こる。

この後、酸化膜５２および酸化膜５３の上に誘電体膜の一部となる他の酸化膜等を形成することで誘電体膜を形成し、図６（ｄ）に示す工程では、ポリシリコン膜５１をパターニングするためにエッチング工程を行うことで各容量素子のうちの一方の電極を形成する。この際、ポリシリコン膜５１のうち容量素子の電極以外の部分において粒界部の深い部分に入り込んだ酸化膜５３をエッチングしきれず、当該酸化膜５３がポリシリコン膜５１のマスクとなる。そして、このマスクによって基板５０上にポリシリコン膜５１の一部が残渣５４として残ってしまうのである。

以上のように、ポリシリコン膜５１上に酸化膜５２を形成した後にさらにポリシリコン膜５１上に酸化膜５３を形成することでポリシリコン膜５１の表面の凹凸が２回に渡って成長するので、２回目の熱酸化による酸化膜５３がポリシリコン膜５１の増速酸化によって粒界部の深い部分に入り込み、マスクとなることが残渣５４の原因である。このように、基板５０のうち各容量素子以外の場所に残渣５４が残されてしまうと、ショートの原因となったり他の素子や配線の形成に影響を与えてしまう。

本発明は上記点に鑑み、基板上に少なくとも第１容量素子とこの第１容量素子よりも耐圧が低い第２容量素子とを備えたものにおいて、各容量素子の形成の際に基板上に残渣を残さないようにすることができる容量素子の製造方法を提供することを目的とする。

上記目的を達成するため、請求項１に記載の発明では、基板（１０）と、基板（１０）の上に形成された第１容量素子（２０）と、基板（１０）の上に形成されると共に第１容量素子（２０）よりも低耐圧の第２容量素子（３０）と、を備え、第１容量素子（２０）は、基板（１０）の上に形成された第１電極（２１）と、第１電極（２１）の上に形成された第１ボトム膜（２４）を含んだ第１誘電体膜（２２）と、第１誘電体膜（２２）の上に形成された第２電極（２３）と、を備えて構成され、第２容量素子（３０）は、基板（１０）の上に形成された第３電極（３１）と、第３電極（３１）の上に形成された第２ボトム膜（３４）を含んだ第２誘電体膜（３２）と、第２誘電体膜（３２）の上に形成された第４電極（３３）と、を備えて構成された容量素子の製造方法であって以下の特徴を有する。

すなわち、半導体不純物がドープされた第１ポリシリコン層（４０）を基板（１０）の上に形成する工程と、第１ポリシリコン層（４０）の上に第１誘電体膜（２２）および第２誘電体膜（３２）を形成する工程と、第１ポリシリコン層（４０）をパターニングすることにより、第１電極（２１）および第３電極（３１）を形成する工程と、第１誘電体膜（２２）の上に第２電極（２３）を形成すると共に、第２誘電体膜（３２）の上に第４電極（３３）を形成する工程と、を含んでいる。

さらに、第１誘電体膜（２２）および第２誘電体膜（３２）を形成する工程では、第１ポリシリコン層（４０）の上にＣＶＤ法により第１酸化膜（４１）を形成する工程と、第１酸化膜（４１）のうち第１ボトム膜（２４）となる部分が残されるように第１ポリシリコン層（４０）の上の第１酸化膜（４１）を除去する工程と、第１酸化膜（４１）を除去した後、第１ポリシリコン層（４０）の上に第１酸化膜（４１）よりも薄いと共に第２ボトム膜（３４）となる部分を含んだ第２酸化膜（４２）を形成する工程と、を含んでいることを特徴とする。

このように、第１ボトム膜（２４）となる第１酸化膜（４１）をＣＶＤ法により第１ポリシリコン層（４０）の上に層状に堆積させているので、第１ポリシリコン層（４０）の粒界部に第１酸化膜（４１）の一部が入り込むことを抑制することができる。また、第１酸化膜（４１）の形成後には第１酸化膜（４１）よりも薄い第２酸化膜（４２）を形成するので、第２酸化膜（４２）の形成時間が第１酸化膜（４１）の形成時間よりも短い。このため、第２酸化膜（４２）の形成時の第１ポリシリコン層（４０）の表面凹凸の成長を抑制しつつ、第２酸化膜（４２）の一部が第１ポリシリコン層（４０）の粒界部の深い場所まで入り込む増速酸化が進行する前に第２酸化膜（４２）の形成を完了することができる。

したがって、第１ポリシリコン層（４０）をパターニングする際に、第１ポリシリコン層（４０）の粒界部に入り込んだ第２酸化膜（４２）がマスクとなって基板（１０）上に第１ポリシリコン層（４０）の一部である残渣を残さないようにすることができる。

請求項２に記載の発明では、半導体不純物がドープされていない第１ポリシリコン層（４０）を基板（１０）の上に形成する工程と、第１ポリシリコン層（４０）の上に第１誘電体膜（２２）および第２誘電体膜（３２）を形成する工程と、第１ポリシリコン層（４０）をパターニングすることにより、第１電極（２１）および第３電極（３１）を形成する工程と、第１誘電体膜（２２）の上に第２電極（２３）を形成すると共に、第２誘電体膜（３２）の上に第４電極（３３）を形成する工程と、少なくとも、第１電極（２１）および第３電極（３１）に対して半導体不純物をイオン注入する工程と、を含んでいる。

このように、基板（１０）の上にノンドープの第１ポリシリコン層（４０）を形成しているので、第１ポリシリコン層（４０）の上に第１酸化膜（４１）や第２酸化膜（４２）を形成したときに、第１ポリシリコン層（４０）の粒界部への第１酸化膜（４１）や第２酸化膜（４２）の増速酸化を抑制することができる。したがって、請求項１に記載の発明と同様に、基板（１０）上に第１ポリシリコン層（４０）の一部である残渣を残さないようにすることができる。

請求項３に記載の発明では、半導体不純物がドープされたアモルファス状態の第１ポリシリコン層（４０）を基板（１０）の上に形成する工程と、第１ポリシリコン層（４０）の上に第１誘電体膜（２２）および第２誘電体膜（３２）を形成する工程と、第１ポリシリコン層（４０）をパターニングすることにより、第１電極（２１）および第３電極（３１）を形成する工程と、第１誘電体膜（２２）の上に第２電極（２３）を形成すると共に、第２誘電体膜（３２）の上に第４電極（３３）を形成する工程と、を含んでいる。

このように、基板（１０）の上にアモルファス状態の第１ポリシリコン層（４０）を形成しているので、第１ポリシリコン層（４０）における粒界がもともと少ない。したがって、第１酸化膜（４１）や第２酸化膜（４２）の形成の際に、第１ポリシリコン層（４０）の表面凹凸の成長がほとんどなく、第１ポリシリコン層（４０）の粒界部への第１酸化膜（４１）や第２酸化膜（４２）の増速酸化を抑制することができる。したがって、請求項１に記載の発明と同様に、基板（１０）上に第１ポリシリコン層（４０）の一部である残渣を残さないようにすることができる。

なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

本発明の第１実施形態に係る容量素子の断面図である。容量素子の製造工程を示した図である。図２に続く製造工程を示した図である。ポリシリコンの熱処理温度、粒径、状態の相関関係を示した図である。本発明の第５実施形態に係る第１ポリシリコン層の形成工程を示した図である。課題を説明するための図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。

（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。図１は、本実施形態に係る容量素子を含んだ半導体装置の断面図である。この図に示されるように、半導体装置は、基板１０と、第１容量素子２０と、第２容量素子３０と、を備えている。

基板１０は支持基板であり、例えば単結晶シリコン基板が採用される。基板１０の表層部には、第１容量素子２０および第２容量素子３０が形成される場所にＬＯＣＯＳ酸化膜１１が形成されている。これは第１容量素子２０や第２容量素子３０と基板１０とが電気的に導通しないようにするためである。したがって、ＬＯＣＯＳ酸化膜１１は一例であり、基板１０の上に絶縁膜を形成する方法や基板１０の表層部に拡散層を形成してＧＮＤに接続する方法等を用いても良い。

基板１０として単結晶シリコン基板が用いられた場合、基板１０には図１に示されていない場所に回路等が形成されている。一方、基板１０としてガラス基板等を採用しても良い。

第１容量素子２０および第２容量素子３０はいわゆるコンデンサであり、それぞれＬＯＣＯＳ酸化膜１１の上に形成されている。各容量素子２０、３０の用途としては、上記のコンデンサの他、メモリ（記憶素子）としても用いられる。

また、第１容量素子２０の耐圧は第２容量素子３０の耐圧よりも高くなっている。本実施形態では、第１容量素子２０は第２容量素子３０に対して高耐圧であるいう意味で高耐圧部であり、第２容量素子３０は第１容量素子２０に対して低耐圧であるいう意味で低耐圧部である。

そして、第１容量素子２０は、ＬＯＣＯＳ酸化膜１１の上に形成された第１電極２１と、第１電極２１の上に形成された第１誘電体膜２２と、第１誘電体膜２２の上に形成された第２電極２３と、を備えて構成されている。

第１電極２１および第２電極２３はポリシリコンが電極状にパターニングされたものであり、第１電極２１がコンデンサの一方の電極として機能し、第２電極２３がコンデンサの他方の電極として機能する。また、第１電極２１および第２電極２３を構成するポリシリコンには導電性を良くするためにリン等の半導体不純物がドープされている。

第１誘電体膜２２は第１容量素子２０の耐圧を決めるものであり、第１ボトム膜２４と、第１ＳｉＮ膜２５と、第１トップ膜２６とが積層されて構成されている。第１ボトム膜２４はＣＶＤ法により形成された酸化膜である。第１トップ膜２６は熱酸化もしくはＣＶＤ法で形成された酸化膜である。このように、第１誘電体膜２２は第１ボトム膜２４、第１ＳｉＮ膜２５、および第１トップ膜２６のＯＮＯ膜として構成されている。第１誘電体膜２２であるＯＮＯ膜の膜厚は、全体として例えば６０〜１００ｎｍである。

一方、第２容量素子３０は、ＬＯＣＯＳ酸化膜１１の上に形成された第３電極３１と、第３電極３１の上に形成された第２誘電体膜３２と、第２誘電体膜３２の上に形成された第４電極３３と、を備えて構成されている。

第３電極３１および第４電極３３はポリシリコンが電極状にパターニングされたものであり、第３電極３１がコンデンサの一方の電極として機能し、第４電極３３がコンデンサの他方の電極として機能する。また、上記と同様に、第３電極３１および第４電極３３にも半導体不純物がドープされている。

また、第２誘電体膜３２は第２容量素子３０の耐圧を決めるものであり、第２ボトム膜３４と、第２ＳｉＮ膜３５と、第２トップ膜３６とが積層されて構成されている。第２ボトム膜３４および第２トップ膜３６は熱酸化もしくはＣＶＤ法により形成された酸化膜である。このように、第２誘電体膜３２は第２ボトム膜３４、第２ＳｉＮ膜３５、および第２トップ膜３６のＯＮＯ膜として構成されている。第２誘電体膜３２であるＯＮＯ膜の膜厚は、全体として例えば１０〜３０ｎｍである。

以上が、本実施形態に係る容量素子の構成である。なお、各容量素子２０、３０の周囲には、各容量素子２０、３０に接続された図示しない配線や半導体素子等が設けられている。

次に、上記構成の各容量素子２０、３０を基板１０の上に共通の工程で形成する方法について、図２および図３を参照して説明する。

まず、図２（ａ）に示す工程では、基板１０として単結晶シリコン基板を用意し、基板１０のうち各容量素子２０、３０の形成予定場所にＬＯＣＯＳ酸化膜１１を形成する。続いて、基板１０の表面全体にＬＯＣＯＳ酸化膜１１を覆うようにリン等の半導体不純物がドープされた第１ポリシリコン層４０を基板１０の上に形成する。

また、第１ポリシリコン層４０の上にＣＶＤ法により第１酸化膜４１を形成する。この第１酸化膜４１は、モノシランやジクロルシラン等を用いたＨＴＯ膜である。

このように第１酸化膜４１を形成する場合、第１ポリシリコン層４０に熱を与えるため、図６（ｂ）中の矢印に示されるように第１ポリシリコン層４０の酸化時の圧縮応力でシリコン原子が移動し、第１ポリシリコン層４０の表面に粒界部の凹凸が形成される。しかしながら、ＣＶＤ法により形成された第１酸化膜４１は第１ポリシリコン層４０の上に層状に堆積していくだけであるので、第１酸化膜４１の形成時に第１ポリシリコン層４０の粒界部に第１酸化膜４１が入り込みにくくなっている。

続いて、図２（ｂ）に示す工程では、第１酸化膜４１のうち第１容量素子２０の第１ボトム膜２４となる部分が残されるように第１ポリシリコン層４０の上の第１酸化膜４１をフォトリソグラフィ・エッチング手法により除去する。これにより、第１ボトム膜２４を形成する。

次に、図２（ｃ）に示す工程では、第１ポリシリコン層４０の上に第１酸化膜４１よりも薄いと共に第２ボトム膜３４となる部分を含んだ第２酸化膜４２を熱酸化もしくはＣＶＤ法により形成する。なお、第１ボトム膜２４の上にも第２酸化膜４２が形成されるが、第１ボトム膜２４の上に形成された第２酸化膜４２は第１ボトム膜２４の一部となる。

ここで、第２酸化膜４２は第１酸化膜４１よりも薄く、形成時間も短いので、図２（ａ）に示す工程で第１ポリシリコン層４０の表面に形成された粒界部の凹凸の成長を抑制することができる。また、短時間で第２酸化膜４２を形成するので、第１ポリシリコン層４０の増速酸化が進行してしまうこともない。このため、第２酸化膜４２が第１ポリシリコン層４０の粒界部の深い場所まで入り込む前に第２酸化膜４２の形成が完了する。

図３（ａ）に示す工程では、第２酸化膜４２の上に第１ＳｉＮ膜２５および第２ＳｉＮ膜３５となる部分を含んだＳｉＮ膜を形成する。さらに、このＳｉＮ膜の上に第１トップ膜２６および第２トップ膜３６となる部分を含んだ酸化膜を形成する。これにより、第１ポリシリコン層４０の上にＯＮＯ膜が形成された状態となる。そして、このＯＮＯ膜をフォトリソグラフィ・エッチング手法によりパターニングすることで第１誘電体膜２２および第２誘電体膜３２を形成する。

すなわち、図２（ａ）〜図３（ａ）に示す工程が第１ポリシリコン層４０の上に第１誘電体膜２２および第２誘電体膜３２を形成する工程に相当する。

この後、図３（ｂ）に示す工程では、第１ポリシリコン層４０をフォトリソグラフィ・エッチング手法によりパターニングすることにより、ＬＯＣＯＳ酸化膜１１の上に第１電極２１および第３電極３１を形成する。

このとき、第１ポリシリコン層４０の粒界部に第２酸化膜４２が深く入り込んでいないので、第１ポリシリコン層４０をエッチングする際に第２酸化膜４２の一部がマスクとなって基板１０に第１ポリシリコン層４０の一部が残渣として残ることはない。

図３（ｃ）に示す工程では、基板１０の上に全体にリン等の半導体不純物がドープされた第２ポリシリコン層４３を形成する。そして、第２ポリシリコン層４３をフォトリソグラフィ・エッチング手法によりパターニングすることにより、第１誘電体膜２２の上に第２電極２３を形成すると共に、第２誘電体膜３２の上に第４電極３３を形成する。

以上により、基板１０の上にＯＮＯ膜の膜厚が異なる２つの容量素子２０、３０を形成することができる。上記の容量素子２０、３０の形成は、基板１０の他の場所に設けられる半導体素子の形成工程で行っても良いし、単独工程として行っても良い。例えば、半導体素子のゲート電極を形成するために基板１０に形成した第２ポリシリコン層４３を各容量素子２０、３０の第２電極２３および第４電極３３の形成に用いることができる。

以上説明したように、本実施形態では、耐圧が異なる容量素子２０、３０を同一の基板１０に共通の工程で形成するに際し、第１ポリシリコン層４０に対する１回目の酸化である第１酸化膜４１の形成時に第１酸化膜４１をＣＶＤ法により形成し、第１ポリシリコン層４０に対する２回目の酸化である第２酸化膜４２の形成時に第１ポリシリコン層４０の粒界部に第２酸化膜４２を入り込ませないことが特徴となっている。

これにより、第１ポリシリコン層４０に対する１回目の酸化では第１酸化膜４１が第１ポリシリコン層４０の上に堆積するだけであるので、第１ポリシリコン層４０の粒界部に第１酸化膜４１の一部が入り込むことを抑制することができる。そして、第１ポリシリコン層４０に対する２回目の酸化では第１酸化膜４１よりも薄い第２酸化膜４２を短時間で形成するので、第２酸化膜４２の形成時の第１ポリシリコン層４０の表面凹凸の成長を抑制しつつ、第１ポリシリコン層４０の増速酸化が進行する前に第２酸化膜４２の形成を完了することができる。

したがって、第２酸化膜４２の一部が第１ポリシリコン層４０の粒界部の深い場所まで入り込んでいないので、第１ポリシリコン層４０をパターニングする際に第２酸化膜４２がマスクとなって基板１０上に第１ポリシリコン層４０の一部である残渣を残さないようにすることができる。すなわち、基板１０において各容量素子２０、３０の周囲に残渣が残っていないので、残渣が基板１０への配線等の形成に影響を及ぼさないようにすることができる。

（第２実施形態）
本実施形態では、第１実施形態と異なる部分について説明する。増速酸化の原因は第１ポリシリコン層４０にドープされた半導体不純物である。したがって、本実施形態では、図２（ａ）に示す工程において、半導体不純物がドープされていない第１ポリシリコン層４０を基板１０の上に形成する。これにより、第１ポリシリコン層４０で増速酸化が起こらないため、ＣＶＤ法に限らず熱酸化によって第１酸化膜４１を形成しても良い。

この後、図２（ｂ）〜図３（ｃ）に示す工程を行って、第２ポリシリコン層４３を第２電極２３および第４電極３３にパターニングする。

そして、上述のように、第１ポリシリコン層４０には半導体不純物がドープされていないので、少なくとも、第１電極２１および第３電極３１に対して半導体不純物をイオン注入する。イオン注入は基板１０側や第２電極２３および第４電極３３側のいずれの方向からも行うことができる。これにより、第１電極２１および第３電極３１の抵抗値を下げることができる。

なお、半導体不純物がドープされていない第２ポリシリコン層４３を形成した場合には、イオン注入の工程で第２電極２３および第４電極３３にも半導体不純物をイオン注入すれば良い。

以上のように、ノンドープの第１ポリシリコン層４０を形成することで、第１ポリシリコン層４０の粒界部への第１酸化膜４１や第２酸化膜４２の増速酸化を抑制することができる。したがって、２回目の酸化である第２酸化膜４２を形成したときに第１ポリシリコン層４０の粒界部への第２酸化膜４２の入り込みを抑制でき、ひいては基板１０上に残渣を残さないようにすることができる。

また、本実施形態では、少なくとも第１電極２１および第３電極３１にイオン注入を行っているので、イオン注入の不純物濃度を調節することにより、各容量素子２０、３０の電気的特性を調節することができる。

（第３実施形態）
本実施形態では、第１実施形態と異なる部分について説明する。ポリシリコン状態の第１ポリシリコン層４０には粒界部が元々存在しているので、第１酸化膜４１や第２酸化膜４２の形成時に第１ポリシリコン層４０の粒界部によって第１ポリシリコン層４０の表面の凹凸が大きくなる。そこで、本実施形態では、第１ポリシリコン層４０をポリシリコン状態ではなくアモルファス状態で形成することが特徴となっている。

図４はポリシリコンの熱処理温度、粒径、状態の関係を示した図である。この図において、熱処理温度と粒径との関係は電子材料シリーズ「ＶＬＳＩの薄膜技術」のｐ．８２の記載に基づいている。

図４に示されるように、ポリシリコンは６００℃を超えるとポリシリコン状態となり、５００℃〜６００℃でポリシリコン状態とアモルファス状態とが混在した混在状態となり、５００℃を下回るとアモルファス状態となる。通常、ポリシリコンの形成は９００℃前後で行うが、熱処理温度が低くなると、ポリシリコン状態においても粒径は小さくなり、アモルファス状態となると粒径も粒界も少なくなる。

すなわち、本実施形態では、図２（ａ）に示す工程において、半導体不純物がドープされたアモルファス状態の第１ポリシリコン層４０を基板１０の上に形成する。図４を参照すると、８００℃以下で粒径が小さくなるので、形成温度は例えば８００℃以下もしくは５００℃以下であることが好ましい。アモルファス状態とする場合には５００℃以下であることが好ましい。

この後、図２（ｂ）〜図３（ｃ）に示す工程を行って、第２ポリシリコン層４３を第２電極２３および第４電極３３にパターニングすれば、図１に示される各容量素子２０、３０が完成する。なお、第１酸化膜４１の形成は熱酸化もしくはＣＶＤ法により形成することができる。

このように、基板１０の上にアモルファス状態の第１ポリシリコン層４０を形成することで、第１ポリシリコン層４０における粒界を予め少なくしておくことができる。このため、第１酸化膜４１や第２酸化膜４２の形成の際に、第１ポリシリコン層４０の表面凹凸の成長がほとんどなく、第１ポリシリコン層４０の粒界部への第１酸化膜４１や第２酸化膜４２の増速酸化を抑制することができる。

以上のように、第１ポリシリコン層４０をアモルファス状態で形成することで、第１ポリシリコン層４０の増速酸化を抑制することもできる。

（第４実施形態）
本実施形態では、第１実施形態と異なる部分について説明する。本実施形態では、図２（ａ）に示す工程において、第１ポリシリコン層４０の表面を希釈酸化することより第１酸化膜４１を形成することが特徴となっている。

希釈酸化は酸素の分圧を下げた状態で酸化を行う方法であり、例えば酸素に対する水素や窒素の割合を高くして第１酸化膜４１の形成を行う。

これによると、希釈酸化を行わない場合よりも第１ポリシリコン層４０の表面に供給される酸素量が少なくなるので、第１ポリシリコン層４０の粒界部に第１酸化膜４１が入り込まないようにすることができる。

なお、希釈酸化により第１酸化膜４１を形成した後は、図２（ｂ）〜図３（ｃ）に示す工程を行い、第２ポリシリコン層４３を第２電極２３および第４電極３３にパターニングすることで各容量素子２０、３０が完成する。

以上のように、希釈酸化により第１酸化膜４１を形成することで第１ポリシリコン層４０への増速酸化を抑制することもできる。

（第５実施形態）
本実施形態では、第１実施形態と異なる部分について説明する。本実施形態では、第１ポリシリコン層４０を、基板１０の上に形成された下層ポリシリコン層とこの下層ポリシリコン層の上に形成された上層ポリシリコン層との２層構造で構成したことが特徴となっている。

図５は、本実施形態に係る第１ポリシリコン層４０の形成工程を示した図である。図５（ａ）に示す工程では、基板１０にＬＯＣＯＳ酸化膜１１を形成した後、基板１０の上に下層ポリシリコン層４４を形成する。この下層ポリシリコン層４４は半導体不純物がドープされたポリシリコンである。なお、アモルファス状態のポリシリコンでも良い。

続いて、図５（ｂ）に示す工程では、下層ポリシリコン層４４の上に上層ポリシリコン層４５を形成する。これにより、第１ポリシリコン層４０を２層構造とする。ここで、上層ポリシリコン層４５は、半導体不純物がドープされたアモルファス状態のポリシリコンもしくは半導体不純物がドープされていないポリシリコンである。上述のように、これらの種類のポリシリコンは、第１酸化膜４１や第２酸化膜４２の形成の際に上層ポリシリコン層４５の粒界部に酸化膜が成長しにくい材料である。なお、上層ポリシリコン層４５の形成については、デポレートが良い条件で形成することが好ましい。

このように、第１ポリシリコン層４０を２層構造とするとで、下層ポリシリコン層４４まで第１酸化膜４１や第２酸化膜４２が入り込むことを防止することができる。

そして、図２（ａ）に示す工程で第１ポリシリコン層４０の上に第１酸化膜４１を形成し、この後の工程は上記と同様である。

また、上層ポリシリコン層４５として半導体不純物がドープされていない上層ポリシリコン層４５を形成した場合、抵抗値を下げるべくイオン注入を行う。これは、第２電極２３および第４電極３３を形成した後、第１電極２１および第３電極３１に対して半導体不純物のイオン注入を行う。

なお、第１電極２１および第３電極３１は上述のように２層構造であるので、これらにイオン注入を行うとは下層ポリシリコン層４４および上層ポリシリコン層４５のうち少なくともいずれか一方にイオン注入を行う。例えば、下層ポリシリコン層４４に半導体不純物がドープされている場合は上層ポリシリコン層４５に対してイオン注入を行えば良い。

（他の実施形態）
上記各実施形態で示された構造・手法は一例であり、上記で示した構造・手法を逸脱しない範囲で変更しても良い。例えば、上記各実施形態では２つの容量素子２０、３０が基板１０に設けられているが、基板１０には少なくとも耐圧が異なる２つの容量素子２０、３０が設けられていれば良く、第３の容量素子、第４の容量素子というように他の容量素子が設けられていても良い。もちろん、これらの容量素子の耐圧がそれぞれ異なっていても良い。

上記各実施形態では、第２電極２３および第４電極３３をポリシリコンで形成していたが、これら第２電極２３や第４電極３３は導電体であれば良く、金属材料で形成しても良い。

１０基板
２０第１容量素子
２１第１電極
２２第１誘電体膜
２３第２電極
２４第１ボトム膜
３０第２容量素子
３１第３電極
３２第２誘電体膜
３３第４電極
３４第２ボトム膜
４０第１ポリシリコン層
４１第１酸化膜
４２第２酸化膜

Claims

基板（１０）と、前記基板（１０）の上に形成された第１容量素子（２０）と、前記基板（１０）の上に形成されると共に前記第１容量素子（２０）よりも低耐圧の第２容量素子（３０）と、を備え、
前記第１容量素子（２０）は、前記基板（１０）の上に形成された第１電極（２１）と、前記第１電極（２１）の上に形成された第１ボトム膜（２４）を含んだ第１誘電体膜（２２）と、前記第１誘電体膜（２２）の上に形成された第２電極（２３）と、を備えて構成され、
前記第２容量素子（３０）は、前記基板（１０）の上に形成された第３電極（３１）と、前記第３電極（３１）の上に形成された第２ボトム膜（３４）を含んだ第２誘電体膜（３２）と、前記第２誘電体膜（３２）の上に形成された第４電極（３３）と、を備えて構成された容量素子の製造方法であって、
半導体不純物がドープされた第１ポリシリコン層（４０）を前記基板（１０）の上に形成する工程と、
前記第１ポリシリコン層（４０）の上に前記第１誘電体膜（２２）および前記第２誘電体膜（３２）を形成する工程と、
前記第１ポリシリコン層（４０）をパターニングすることにより、前記第１電極（２１）および前記第３電極（３１）を形成する工程と、
前記第１誘電体膜（２２）の上に前記第２電極（２３）を形成すると共に、前記第２誘電体膜（３２）の上に前記第４電極（３３）を形成する工程と、を含み、
さらに、前記第１誘電体膜（２２）および前記第２誘電体膜（３２）を形成する工程では、
前記第１ポリシリコン層（４０）の上にＣＶＤ法により第１酸化膜（４１）を形成する工程と、
前記第１酸化膜（４１）のうち前記第１ボトム膜（２４）となる部分が残されるように前記第１ポリシリコン層（４０）の上の第１酸化膜（４１）を除去する工程と、
前記第１酸化膜（４１）を除去した後、前記第１ポリシリコン層（４０）の上に前記第１酸化膜（４１）よりも薄いと共に前記第２ボトム膜（３４）となる部分を含んだ第２酸化膜（４２）を形成する工程と、を含んでいることを特徴とする容量素子の製造方法。
基板（１０）と、前記基板（１０）の上に形成された第１容量素子（２０）と、前記基板（１０）の上に形成されると共に前記第１容量素子（２０）よりも低耐圧の第２容量素子（３０）と、を備え、
前記第１容量素子（２０）は、前記基板（１０）の上に形成された第１電極（２１）と、前記第１電極（２１）の上に形成された第１ボトム膜（２４）を含んだ第１誘電体膜（２２）と、前記第１誘電体膜（２２）の上に形成された第２電極（２３）と、を備えて構成され、
前記第２容量素子（３０）は、前記基板（１０）の上に形成された第３電極（３１）と、前記第３電極（３１）の上に形成された第２ボトム膜（３４）を含んだ第２誘電体膜（３２）と、前記第２誘電体膜（３２）の上に形成された第４電極（３３）と、を備えて構成された容量素子の製造方法であって、
半導体不純物がドープされていない第１ポリシリコン層（４０）を前記基板（１０）の上に形成する工程と、
前記第１ポリシリコン層（４０）の上に前記第１誘電体膜（２２）および前記第２誘電体膜（３２）を形成する工程と、
前記第１ポリシリコン層（４０）をパターニングすることにより、前記第１電極（２１）および前記第３電極（３１）を形成する工程と、
前記第１誘電体膜（２２）の上に前記第２電極（２３）を形成すると共に、前記第２誘電体膜（３２）の上に前記第４電極（３３）を形成する工程と、
少なくとも、前記第１電極（２１）および前記第３電極（３１）に対して半導体不純物をイオン注入する工程と、を含み、
さらに、前記第１誘電体膜（２２）および前記第２誘電体膜（３２）を形成する工程では、
前記第１ポリシリコン層（４０）の上にＣＶＤ法により第１酸化膜（４１）を形成する工程と、
前記第１酸化膜（４１）のうち前記第１ボトム膜（２４）となる部分が残されるように前記第１ポリシリコン層（４０）の上の第１酸化膜（４１）を除去する工程と、
前記第１酸化膜（４１）を除去した後、前記第１ポリシリコン層（４０）の上に前記第１酸化膜（４１）よりも薄いと共に前記第２ボトム膜（３４）となる部分を含んだ第２酸化膜（４２）を形成する工程と、を含んでいることを特徴とする容量素子の製造方法。
基板（１０）と、前記基板（１０）の上に形成された第１容量素子（２０）と、前記基板（１０）の上に形成されると共に前記第１容量素子（２０）よりも低耐圧の第２容量素子（３０）と、を備え、
前記第１容量素子（２０）は、前記基板（１０）の上に形成された第１電極（２１）と、前記第１電極（２１）の上に形成された第１ボトム膜（２４）を含んだ第１誘電体膜（２２）と、前記第１誘電体膜（２２）の上に形成された第２電極（２３）と、を備えて構成され、
前記第２容量素子（３０）は、前記基板（１０）の上に形成された第３電極（３１）と、前記第３電極（３１）の上に形成された第２ボトム膜（３４）を含んだ第２誘電体膜（３２）と、前記第２誘電体膜（３２）の上に形成された第４電極（３３）と、を備えて構成された容量素子の製造方法であって、
半導体不純物がドープされたアモルファス状態の第１ポリシリコン層（４０）を前記基板（１０）の上に形成する工程と、
前記第１ポリシリコン層（４０）の上に前記第１誘電体膜（２２）および前記第２誘電体膜（３２）を形成する工程と、
前記第１ポリシリコン層（４０）をパターニングすることにより、前記第１電極（２１）および前記第３電極（３１）を形成する工程と、
前記第１誘電体膜（２２）の上に前記第２電極（２３）を形成すると共に、前記第２誘電体膜（３２）の上に前記第４電極（３３）を形成する工程と、を含み、
さらに、前記第１誘電体膜（２２）および前記第２誘電体膜（３２）を形成する工程では、
前記第１ポリシリコン層（４０）の上にＣＶＤ法により第１酸化膜（４１）を形成する工程と、
前記第１酸化膜（４１）のうち前記第１ボトム膜（２４）となる部分が残されるように前記第１ポリシリコン層（４０）の上の第１酸化膜（４１）を除去する工程と、
前記第１酸化膜（４１）を除去した後、前記第１ポリシリコン層（４０）の上に前記第１酸化膜（４１）よりも薄いと共に前記第２ボトム膜（３４）となる部分を含んだ第２酸化膜（４２）を形成する工程と、を含んでいることを特徴とする容量素子の製造方法。