JPH09260610A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09260610A JPH09260610A JP8096106A JP9610696A JPH09260610A JP H09260610 A JPH09260610 A JP H09260610A JP 8096106 A JP8096106 A JP 8096106A JP 9610696 A JP9610696 A JP 9610696A JP H09260610 A JPH09260610 A JP H09260610A
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- polycrystalline silicon
- capacitor
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- silicon film
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Abstract
(57)【要約】
【課題】キャパシタ誘電体膜の耐圧を向上させて、リー
ク電流を低下させ、電荷保持機能の優れた信頼性の高い
ＤＲＡＭを提供する。 【解決手段】ポリシリコンからなる上部電極８形成後、
ヒ素、リン等のイオンを注入量１×１０12〜５×１０13
／ｃｍ2 程度のドーズ量で且つ上部電極８からＯＮＯ膜
７を貫通する条件でイオン注入する。 【効果】ＯＮＯ膜７に対し、注入損傷よりも膜質改善の
効果の方が大きくなり、良好な膜質のキャパシタ誘電体
膜が形成される。
ク電流を低下させ、電荷保持機能の優れた信頼性の高い
ＤＲＡＭを提供する。 【解決手段】ポリシリコンからなる上部電極８形成後、
ヒ素、リン等のイオンを注入量１×１０12〜５×１０13
／ｃｍ2 程度のドーズ量で且つ上部電極８からＯＮＯ膜
７を貫通する条件でイオン注入する。 【効果】ＯＮＯ膜７に対し、注入損傷よりも膜質改善の
効果の方が大きくなり、良好な膜質のキャパシタ誘電体
膜が形成される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、例えば、キャパシタを備えた高集積半導体装
置の製造方法に適用して特に好適なものである。
法に関し、例えば、キャパシタを備えた高集積半導体装
置の製造方法に適用して特に好適なものである。
【０００２】
【従来の技術】半導体メモリの一種であるＤＲＡＭ回路
は、キャパシタに電荷を蓄積することによってメモリ機
能を持たせている。従来、このキャパシタは、シリコン
基板表面に形成した拡散層を一方の電極とし、その拡散
層表面に形成された熱酸化膜を誘電体膜とし、その熱酸
化膜上に堆積した多結晶シリコン膜をもう一方の電極と
していた。
は、キャパシタに電荷を蓄積することによってメモリ機
能を持たせている。従来、このキャパシタは、シリコン
基板表面に形成した拡散層を一方の電極とし、その拡散
層表面に形成された熱酸化膜を誘電体膜とし、その熱酸
化膜上に堆積した多結晶シリコン膜をもう一方の電極と
していた。
【０００３】この従来のキャパシタの形成方法を図３を
用いて説明する。
用いて説明する。
【０００４】まず、図３（ａ）に示すように、シリコン
基板２１表面に素子分離酸化膜２２を形成した後、基板
２１表面にキャパシタの誘電体膜として１０ｎｍ程度の
厚さの熱酸化膜２３を形成する。
基板２１表面に素子分離酸化膜２２を形成した後、基板
２１表面にキャパシタの誘電体膜として１０ｎｍ程度の
厚さの熱酸化膜２３を形成する。
【０００５】次に、図３（ｂ）に示すように、イオン注
入法により、ヒ素等の不純物を５×１０15／ｃｍ2 程
度、熱酸化膜２３を通してシリコン基板２１中に導入
し、熱処理を行って、キャパシタの下部電極である拡散
層２５を形成する。
入法により、ヒ素等の不純物を５×１０15／ｃｍ2 程
度、熱酸化膜２３を通してシリコン基板２１中に導入
し、熱処理を行って、キャパシタの下部電極である拡散
層２５を形成する。
【０００６】次に、図３（ｃ）に示すように、素子分離
酸化膜２２及び熱酸化膜２３上に多結晶シリコン膜２６
を堆積させてキャパシタの上部電極とする。
酸化膜２２及び熱酸化膜２３上に多結晶シリコン膜２６
を堆積させてキャパシタの上部電極とする。
【０００７】しかし、上述の方法では、キャパシタの誘
電体膜である熱酸化膜２３を形成した後に、拡散層２５
形成用の不純物をイオン注入するため、熱酸化膜２３中
に注入損傷が発生する。この注入損傷に起因した欠陥
は、キャパシタのリーク電流を増加させ、電荷の保持機
能を低下させるため、ＤＲＡＭの信頼性を著しく低下さ
せるという問題があった。
電体膜である熱酸化膜２３を形成した後に、拡散層２５
形成用の不純物をイオン注入するため、熱酸化膜２３中
に注入損傷が発生する。この注入損傷に起因した欠陥
は、キャパシタのリーク電流を増加させ、電荷の保持機
能を低下させるため、ＤＲＡＭの信頼性を著しく低下さ
せるという問題があった。
【０００８】これに対し、特開昭６２−６９６６８号公
報では、下記のようにしてＤＲＡＭの信頼性を向上させ
ている。この特開昭６２−６９６６８号公報に開示され
ている製造方法を図４を用いて説明する。
報では、下記のようにしてＤＲＡＭの信頼性を向上させ
ている。この特開昭６２−６９６６８号公報に開示され
ている製造方法を図４を用いて説明する。
【０００９】まず、図４（ａ）に示すように、熱酸化膜
３３を介して拡散層３５形成のためのイオン注入３４を
行う。図中、３１はシリコン基板、３２は素子分離酸化
膜である。
３３を介して拡散層３５形成のためのイオン注入３４を
行う。図中、３１はシリコン基板、３２は素子分離酸化
膜である。
【００１０】次に、図４（ｂ）に示すように、注入損傷
のある熱酸化膜３３を除去する。
のある熱酸化膜３３を除去する。
【００１１】次に、図４（ｃ）に示すように、再度、誘
電体膜として使用する熱酸化膜３６を形成後、素子分離
酸化膜３２及び熱酸化膜３６上に多結晶シリコン膜（不
図示）を堆積させてキャパシタの上部電極とする。この
ため、キャパシタの誘電体膜に注入損傷に起因した欠陥
が導入されず、リーク電流の増大がなく、電荷保持機能
が維持されてＤＲＡＭの信頼性を向上させることができ
る。
電体膜として使用する熱酸化膜３６を形成後、素子分離
酸化膜３２及び熱酸化膜３６上に多結晶シリコン膜（不
図示）を堆積させてキャパシタの上部電極とする。この
ため、キャパシタの誘電体膜に注入損傷に起因した欠陥
が導入されず、リーク電流の増大がなく、電荷保持機能
が維持されてＤＲＡＭの信頼性を向上させることができ
る。
【００１２】しかし、近年、回路の集積度を上げ、素子
の微細化を進める上で、キャパシタの寸法を縮小する必
要が生じてきた。これに対し、ソフトエラー対策やセン
スアンプの安定動作を考慮した場合、メモリ機能の信頼
性を維持するためには、キャパシタに蓄える電荷の量を
減少させることは困難になっている。従って、最近で
は、キャパシタの容量を増やすために、以下に述べるよ
うな工夫がなされている。
の微細化を進める上で、キャパシタの寸法を縮小する必
要が生じてきた。これに対し、ソフトエラー対策やセン
スアンプの安定動作を考慮した場合、メモリ機能の信頼
性を維持するためには、キャパシタに蓄える電荷の量を
減少させることは困難になっている。従って、最近で
は、キャパシタの容量を増やすために、以下に述べるよ
うな工夫がなされている。
【００１３】即ち、図５に示すように、誘電体膜４５と
して用いる酸化膜の膜厚を薄くしたり、或いは、誘電率
のより大きいシリコン窒化膜を利用することで容量の増
加を図り、更に、シリコン基板４１に形成された拡散層
４７（トランジスタの他方の拡散層は図示省略した。）
と電気的に接続された導電性のある多結晶シリコン膜４
４を下部電極としてキャパシタを形成することにより、
キャパシタの面積を増加させ、容量を稼いでいる。図
中、４２は素子分離酸化膜、４６はキャパシタの上部電
極である。
して用いる酸化膜の膜厚を薄くしたり、或いは、誘電率
のより大きいシリコン窒化膜を利用することで容量の増
加を図り、更に、シリコン基板４１に形成された拡散層
４７（トランジスタの他方の拡散層は図示省略した。）
と電気的に接続された導電性のある多結晶シリコン膜４
４を下部電極としてキャパシタを形成することにより、
キャパシタの面積を増加させ、容量を稼いでいる。図
中、４２は素子分離酸化膜、４６はキャパシタの上部電
極である。
【００１４】
【発明が解決しようとする課題】素子の電源電圧を一定
とした場合、図５の例で説明した酸化膜厚を薄くする方
法では、酸化膜に印加される電界が大きくなり、リーク
電流が増大するという問題があった。
とした場合、図５の例で説明した酸化膜厚を薄くする方
法では、酸化膜に印加される電界が大きくなり、リーク
電流が増大するという問題があった。
【００１５】また、シリコン窒化膜を用いる場合、シリ
コン窒化膜は熱酸化膜に比べ膜内の欠陥が多く、リーク
電流も大きいという問題があった。
コン窒化膜は熱酸化膜に比べ膜内の欠陥が多く、リーク
電流も大きいという問題があった。
【００１６】更に、シリコン基板上ではなく多結晶シリ
コン膜上に形成される熱酸化膜や窒化膜は、下地の凹凸
や自然酸化膜の影響により膜質が低下し、より一層リー
クしやすいという問題があった。
コン膜上に形成される熱酸化膜や窒化膜は、下地の凹凸
や自然酸化膜の影響により膜質が低下し、より一層リー
クしやすいという問題があった。
【００１７】一方、最近の検討では、図６に示すよう
に、５ｎｍ程度の薄い熱酸化膜に対しイオン注入により
リンイオンを貫通させると、熱酸化膜の耐圧が向上し、
高電界領域でのリーク電流が減少するということが明ら
かになった。なお、図中、例えば、「１Ｅ−１２」は
「１×１０-12 」の意味である。この結果は、上記の特
開昭６２−６９６６８号公報に開示された結果と正反対
になっている。その原因は、特開昭６２−６９６６８号
公報では拡散層形成のために１×１０15〜１×１０16／
ｃｍ2 程度の高濃度の不純物を貫通させたために、注入
損傷によりリークに寄与する欠陥が多数導入されたこと
によるものと考えられる。
に、５ｎｍ程度の薄い熱酸化膜に対しイオン注入により
リンイオンを貫通させると、熱酸化膜の耐圧が向上し、
高電界領域でのリーク電流が減少するということが明ら
かになった。なお、図中、例えば、「１Ｅ−１２」は
「１×１０-12 」の意味である。この結果は、上記の特
開昭６２−６９６６８号公報に開示された結果と正反対
になっている。その原因は、特開昭６２−６９６６８号
公報では拡散層形成のために１×１０15〜１×１０16／
ｃｍ2 程度の高濃度の不純物を貫通させたために、注入
損傷によりリークに寄与する欠陥が多数導入されたこと
によるものと考えられる。
【００１８】これに対し、図６の結果は、１×１０13／
ｃｍ2 と比較的少ない量をイオン注入した場合であり、
その原因は不明だが、リークの原因となる欠陥の増大よ
りも基板界面や膜質の特性改善の効果がまさり、結果的
に耐圧が向上してリーク電流が減少するものと思われ
る。
ｃｍ2 と比較的少ない量をイオン注入した場合であり、
その原因は不明だが、リークの原因となる欠陥の増大よ
りも基板界面や膜質の特性改善の効果がまさり、結果的
に耐圧が向上してリーク電流が減少するものと思われ
る。
【００１９】そこで、本発明の目的は、キャパシタの耐
圧を向上させて、リーク電流を低下させ、電荷保持機能
の優れた、信頼性の高い半導体装置の製造方法を提供す
ることである。
圧を向上させて、リーク電流を低下させ、電荷保持機能
の優れた、信頼性の高い半導体装置の製造方法を提供す
ることである。
【００２０】
【課題を解決するための手段】上述した課題を解決する
本発明の半導体装置の製造方法は、半導体基板上に第１
の多結晶シリコン膜を形成する工程と、前記第１の多結
晶シリコン膜の上に誘電体膜を形成する工程と、前記誘
電体膜の上に第２の多結晶シリコン膜を形成する工程
と、イオン注入法により前記第２の多結晶シリコン膜及
び前記誘電体膜にイオンを貫通させる工程とを具備す
る。
本発明の半導体装置の製造方法は、半導体基板上に第１
の多結晶シリコン膜を形成する工程と、前記第１の多結
晶シリコン膜の上に誘電体膜を形成する工程と、前記誘
電体膜の上に第２の多結晶シリコン膜を形成する工程
と、イオン注入法により前記第２の多結晶シリコン膜及
び前記誘電体膜にイオンを貫通させる工程とを具備す
る。
【００２１】本発明の一態様では、前記イオンが、ドナ
ー不純物イオン、電気的に不活性なイオン及び不活性ガ
スイオンのうちの少なくとも１種である。
ー不純物イオン、電気的に不活性なイオン及び不活性ガ
スイオンのうちの少なくとも１種である。
【００２２】本発明の一態様では、前記誘電体膜がＯＮ
Ｏ膜又は熱酸化膜である。
Ｏ膜又は熱酸化膜である。
【００２３】
【発明の実施の形態】以下、図１及び図２を参照して、
本発明を好ましい実施の形態に従い説明する。
本発明を好ましい実施の形態に従い説明する。
【００２４】まず、図１（ａ）に示すように、シリコン
半導体基板１上に素子分離用酸化膜２を形成し、次い
で、イオン注入法により、ヒ素やリン等の不純物３を１
×１０15〜１×１０16／ｃｍ2 程度基板１中に導入し、
拡散層４を形成する。
半導体基板１上に素子分離用酸化膜２を形成し、次い
で、イオン注入法により、ヒ素やリン等の不純物３を１
×１０15〜１×１０16／ｃｍ2 程度基板１中に導入し、
拡散層４を形成する。
【００２５】次に、図１（ｂ）に示すように、基板１上
に、ヒ素やリン等の不純物を含んだ厚さ１００〜２００
ｎｍ程度の第１の多結晶シリコン膜５をＣＶＤ法により
堆積し、パターニング技術によりキャパシタの下部電極
形状に加工する。
に、ヒ素やリン等の不純物を含んだ厚さ１００〜２００
ｎｍ程度の第１の多結晶シリコン膜５をＣＶＤ法により
堆積し、パターニング技術によりキャパシタの下部電極
形状に加工する。
【００２６】次に、図１（ｃ）に示すように、第１の多
結晶シリコン膜５表面に形成された自然酸化膜（不図
示）上にＣＶＤ技術により厚さ５〜１０ｎｍ程度のシリ
コン窒化膜６を堆積し、次いで、ウェット雰囲気で８０
０〜１０００℃、２０〜６０分の熱処理を行い、シリコ
ン窒化膜６の表面を酸化させて、いわゆるＯＮＯ膜７を
形成する。次に、ヒ素やリン等の不純物を含んだ厚さ１
００〜２００ｎｍ程度の第２の多結晶シリコン膜８を堆
積させた後、パターンニング技術を用いてＯＮＯ膜７及
び第２の多結晶シリコン膜８をキャパシタの誘電体膜及
び上部電極の形状に加工する。
結晶シリコン膜５表面に形成された自然酸化膜（不図
示）上にＣＶＤ技術により厚さ５〜１０ｎｍ程度のシリ
コン窒化膜６を堆積し、次いで、ウェット雰囲気で８０
０〜１０００℃、２０〜６０分の熱処理を行い、シリコ
ン窒化膜６の表面を酸化させて、いわゆるＯＮＯ膜７を
形成する。次に、ヒ素やリン等の不純物を含んだ厚さ１
００〜２００ｎｍ程度の第２の多結晶シリコン膜８を堆
積させた後、パターンニング技術を用いてＯＮＯ膜７及
び第２の多結晶シリコン膜８をキャパシタの誘電体膜及
び上部電極の形状に加工する。
【００２７】次に、図１（ｄ）に示すように、ヒ素やリ
ン等のイオン９をイオン注入法により、第２の多結晶シ
リコン膜８から、更に、ＯＮＯ膜７を貫通させる。この
時の注入量は１×１０12〜５×１０13／ｃｍ2 程度と
し、注入エネルギーはイオンの注入飛程が下部電極であ
る第１の多結晶シリコン膜５中にあるような条件とす
る。第２の多結晶シリコン膜８の膜厚が１００ｎｍ程度
の場合、イオン９がヒ素であれば加速電圧２００ｋｅＶ
以上、イオン９がリンであれば加速電圧１００ｋｅＶ以
上である。
ン等のイオン９をイオン注入法により、第２の多結晶シ
リコン膜８から、更に、ＯＮＯ膜７を貫通させる。この
時の注入量は１×１０12〜５×１０13／ｃｍ2 程度と
し、注入エネルギーはイオンの注入飛程が下部電極であ
る第１の多結晶シリコン膜５中にあるような条件とす
る。第２の多結晶シリコン膜８の膜厚が１００ｎｍ程度
の場合、イオン９がヒ素であれば加速電圧２００ｋｅＶ
以上、イオン９がリンであれば加速電圧１００ｋｅＶ以
上である。
【００２８】次に、図２に示すように、層間絶縁膜１
１、アルミ配線１２等を形成し、キャパシタを備えたメ
モリセルを完成させる。１０はメモリセルのトランスフ
ァーゲートを構成するトランジスタのゲート電極であ
る。
１、アルミ配線１２等を形成し、キャパシタを備えたメ
モリセルを完成させる。１０はメモリセルのトランスフ
ァーゲートを構成するトランジスタのゲート電極であ
る。
【００２９】以上説明したように、本実施の形態によれ
ば、キャパシタの誘電体膜にイオンを貫通させることに
より、誘電体膜の膜構造を変化させて、キャパシタの耐
圧を向上させ、リーク電流を低下させることができるた
め、電荷保持機能の優れた信頼性の高い微細素子を製造
することができる。
ば、キャパシタの誘電体膜にイオンを貫通させることに
より、誘電体膜の膜構造を変化させて、キャパシタの耐
圧を向上させ、リーク電流を低下させることができるた
め、電荷保持機能の優れた信頼性の高い微細素子を製造
することができる。
【００３０】なお、第１の多結晶シリコン膜５及び第２
の多結晶シリコン膜８へのヒ素やリン等の不純物導入
は、ＣＶＤ法による膜堆積時に行っても、膜堆積後にイ
オン注入法により導入してもよい。
の多結晶シリコン膜８へのヒ素やリン等の不純物導入
は、ＣＶＤ法による膜堆積時に行っても、膜堆積後にイ
オン注入法により導入してもよい。
【００３１】更に、上述の例ではキャパシタの誘電体膜
としてＯＮＯ膜７を用いたが、通常の熱酸化膜を用いて
もよい。
としてＯＮＯ膜７を用いたが、通常の熱酸化膜を用いて
もよい。
【００３２】また、上述の例では、ＯＮＯ膜７を貫通さ
せるイオンとして、ヒ素やリン等のドナー不純物を用い
たが、それ以外に、シリコン、ゲルマニウム等の電気的
に不活性なイオンやアルゴン等の不活性ガスイオンを用
いてもよい。但し、注入するイオンの質量が大きくなる
につれ注入損傷は大きくなるため、質量の大きなイオン
を用いる場合は注入量を減少させる必要がある。
せるイオンとして、ヒ素やリン等のドナー不純物を用い
たが、それ以外に、シリコン、ゲルマニウム等の電気的
に不活性なイオンやアルゴン等の不活性ガスイオンを用
いてもよい。但し、注入するイオンの質量が大きくなる
につれ注入損傷は大きくなるため、質量の大きなイオン
を用いる場合は注入量を減少させる必要がある。
【００３３】また、三次元構造のキャパシタに対して
は、斜め方向からイオン注入を行うことにより、下部電
極側面に形成された誘電体膜の耐圧を向上させることが
できる。
は、斜め方向からイオン注入を行うことにより、下部電
極側面に形成された誘電体膜の耐圧を向上させることが
できる。
【００３４】また、上述の例では、ＯＮＯ膜７及び第２
の多結晶シリコン膜８をパターンニング後、イオン注入
を行ったが、パターンニング前にイオン注入を実施して
もよい。
の多結晶シリコン膜８をパターンニング後、イオン注入
を行ったが、パターンニング前にイオン注入を実施して
もよい。
【００３５】
【発明の効果】本発明によれば、キャパシタの誘電体膜
にイオンを貫通させることにより、誘電体膜の膜構造を
変化させて、キャパシタの耐圧を向上させ、リーク電流
を低下させることができるため、電荷保持機能の優れ
た、信頼性の高い微細素子を製造することができる。
にイオンを貫通させることにより、誘電体膜の膜構造を
変化させて、キャパシタの耐圧を向上させ、リーク電流
を低下させることができるため、電荷保持機能の優れ
た、信頼性の高い微細素子を製造することができる。
【図１】本発明の一実施の形態を示す工程断面図であ
る。
る。
【図２】本発明の一実施の形態を示す断面図である。
【図３】従来の製造方法を示す工程断面図である。
【図４】従来の別の製造方法を示す工程断面図である。
【図５】従来の更に別の製造方法に従った半導体装置の
概略断面図である。
概略断面図である。
【図６】イオン注入により熱酸化膜の耐圧が向上するこ
とを示すグラフである。
とを示すグラフである。
１ シリコン半導体基板 ５ 第１の多結晶シリコン膜 ７ ＯＮＯ膜 ８ 第２の多結晶シリコン膜 ９ イオン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/105
Claims (3)
- 【請求項１】 半導体基板上に第１の多結晶シリコン膜
を形成する工程と、 前記第１の多結晶シリコン膜の上に誘電体膜を形成する
工程と、 前記誘電体膜の上に第２の多結晶シリコン膜を形成する
工程と、 イオン注入法により前記第２の多結晶シリコン膜及び前
記誘電体膜にイオンを貫通させる工程とを具備すること
を特徴とする半導体装置の製造方法。 - 【請求項２】 前記イオンが、ドナー不純物イオン、電
気的に不活性なイオン及び不活性ガスイオンのうちの少
なくとも１種であることを特徴とする請求項１に記載の
半導体装置の製造方法。 - 【請求項３】 前記誘電体膜がＯＮＯ膜又は熱酸化膜で
あることを特徴とする請求項１に記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8096106A JPH09260610A (ja) | 1996-03-26 | 1996-03-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8096106A JPH09260610A (ja) | 1996-03-26 | 1996-03-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09260610A true JPH09260610A (ja) | 1997-10-03 |
Family
ID=14156145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8096106A Withdrawn JPH09260610A (ja) | 1996-03-26 | 1996-03-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09260610A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100488488B1 (ko) * | 2002-01-11 | 2005-05-11 | 주식회사 케이이씨 | 반도체 소자의 캐패시터 제조 방법 |
| JP2012019011A (ja) * | 2010-07-07 | 2012-01-26 | Denso Corp | 容量素子の製造方法 |
-
1996
- 1996-03-26 JP JP8096106A patent/JPH09260610A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100488488B1 (ko) * | 2002-01-11 | 2005-05-11 | 주식회사 케이이씨 | 반도체 소자의 캐패시터 제조 방법 |
| JP2012019011A (ja) * | 2010-07-07 | 2012-01-26 | Denso Corp | 容量素子の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030603 |