JP2012019011A - 容量素子の製造方法 - Google Patents
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Abstract
【解決手段】基板10の上に半導体不純物がドープされた第1ポリシリコン層40を形成し、第1ポリシリコン層40の上にCVD法により第1酸化膜41を層状に堆積する(図2(a))。これにより、1回目の酸化で第1酸化膜41を第1ポリシリコン層40の粒界部に入り込ませないようにする。そして、第1酸化膜41を第1ボトム膜24にパターニングした後(図2(b))、第1ポリシリコン層40の上に第2酸化膜42を形成する(図2(c))。2回目の酸化は短時間で終わるので、第1ポリシリコン層40の増速酸化が進行する前に第2酸化膜42の形成が完了する。このため、第1ポリシリコン層40をエッチングする際に第2酸化膜42の一部がマスクとならないようにすることができる。
【選択図】図2
Description
以下、本発明の第1実施形態について図を参照して説明する。図1は、本実施形態に係る容量素子を含んだ半導体装置の断面図である。この図に示されるように、半導体装置は、基板10と、第1容量素子20と、第2容量素子30と、を備えている。
本実施形態では、第1実施形態と異なる部分について説明する。増速酸化の原因は第1ポリシリコン層40にドープされた半導体不純物である。したがって、本実施形態では、図2(a)に示す工程において、半導体不純物がドープされていない第1ポリシリコン層40を基板10の上に形成する。これにより、第1ポリシリコン層40で増速酸化が起こらないため、CVD法に限らず熱酸化によって第1酸化膜41を形成しても良い。
本実施形態では、第1実施形態と異なる部分について説明する。ポリシリコン状態の第1ポリシリコン層40には粒界部が元々存在しているので、第1酸化膜41や第2酸化膜42の形成時に第1ポリシリコン層40の粒界部によって第1ポリシリコン層40の表面の凹凸が大きくなる。そこで、本実施形態では、第1ポリシリコン層40をポリシリコン状態ではなくアモルファス状態で形成することが特徴となっている。
本実施形態では、第1実施形態と異なる部分について説明する。本実施形態では、図2(a)に示す工程において、第1ポリシリコン層40の表面を希釈酸化することより第1酸化膜41を形成することが特徴となっている。
本実施形態では、第1実施形態と異なる部分について説明する。本実施形態では、第1ポリシリコン層40を、基板10の上に形成された下層ポリシリコン層とこの下層ポリシリコン層の上に形成された上層ポリシリコン層との2層構造で構成したことが特徴となっている。
上記各実施形態で示された構造・手法は一例であり、上記で示した構造・手法を逸脱しない範囲で変更しても良い。例えば、上記各実施形態では2つの容量素子20、30が基板10に設けられているが、基板10には少なくとも耐圧が異なる2つの容量素子20、30が設けられていれば良く、第3の容量素子、第4の容量素子というように他の容量素子が設けられていても良い。もちろん、これらの容量素子の耐圧がそれぞれ異なっていても良い。
20 第1容量素子
21 第1電極
22 第1誘電体膜
23 第2電極
24 第1ボトム膜
30 第2容量素子
31 第3電極
32 第2誘電体膜
33 第4電極
34 第2ボトム膜
40 第1ポリシリコン層
41 第1酸化膜
42 第2酸化膜
Claims (5)
- 基板(10)と、前記基板(10)の上に形成された第1容量素子(20)と、前記基板(10)の上に形成されると共に前記第1容量素子(20)よりも低耐圧の第2容量素子(30)と、を備え、
前記第1容量素子(20)は、前記基板(10)の上に形成された第1電極(21)と、前記第1電極(21)の上に形成された第1ボトム膜(24)を含んだ第1誘電体膜(22)と、前記第1誘電体膜(22)の上に形成された第2電極(23)と、を備えて構成され、
前記第2容量素子(30)は、前記基板(10)の上に形成された第3電極(31)と、前記第3電極(31)の上に形成された第2ボトム膜(34)を含んだ第2誘電体膜(32)と、前記第2誘電体膜(32)の上に形成された第4電極(33)と、を備えて構成された容量素子の製造方法であって、
半導体不純物がドープされた第1ポリシリコン層(40)を前記基板(10)の上に形成する工程と、
前記第1ポリシリコン層(40)の上に前記第1誘電体膜(22)および前記第2誘電体膜(32)を形成する工程と、
前記第1ポリシリコン層(40)をパターニングすることにより、前記第1電極(21)および前記第3電極(31)を形成する工程と、
前記第1誘電体膜(22)の上に前記第2電極(23)を形成すると共に、前記第2誘電体膜(32)の上に前記第4電極(33)を形成する工程と、を含み、
さらに、前記第1誘電体膜(22)および前記第2誘電体膜(32)を形成する工程では、
前記第1ポリシリコン層(40)の上にCVD法により第1酸化膜(41)を形成する工程と、
前記第1酸化膜(41)のうち前記第1ボトム膜(24)となる部分が残されるように前記第1ポリシリコン層(40)の上の第1酸化膜(41)を除去する工程と、
前記第1酸化膜(41)を除去した後、前記第1ポリシリコン層(40)の上に前記第1酸化膜(41)よりも薄いと共に前記第2ボトム膜(34)となる部分を含んだ第2酸化膜(42)を形成する工程と、を含んでいることを特徴とする容量素子の製造方法。 - 基板(10)と、前記基板(10)の上に形成された第1容量素子(20)と、前記基板(10)の上に形成されると共に前記第1容量素子(20)よりも低耐圧の第2容量素子(30)と、を備え、
前記第1容量素子(20)は、前記基板(10)の上に形成された第1電極(21)と、前記第1電極(21)の上に形成された第1ボトム膜(24)を含んだ第1誘電体膜(22)と、前記第1誘電体膜(22)の上に形成された第2電極(23)と、を備えて構成され、
前記第2容量素子(30)は、前記基板(10)の上に形成された第3電極(31)と、前記第3電極(31)の上に形成された第2ボトム膜(34)を含んだ第2誘電体膜(32)と、前記第2誘電体膜(32)の上に形成された第4電極(33)と、を備えて構成された容量素子の製造方法であって、
半導体不純物がドープされていない第1ポリシリコン層(40)を前記基板(10)の上に形成する工程と、
前記第1ポリシリコン層(40)の上に前記第1誘電体膜(22)および前記第2誘電体膜(32)を形成する工程と、
前記第1ポリシリコン層(40)をパターニングすることにより、前記第1電極(21)および前記第3電極(31)を形成する工程と、
前記第1誘電体膜(22)の上に前記第2電極(23)を形成すると共に、前記第2誘電体膜(32)の上に前記第4電極(33)を形成する工程と、
少なくとも、前記第1電極(21)および前記第3電極(31)に対して半導体不純物をイオン注入する工程と、を含み、
さらに、前記第1誘電体膜(22)および前記第2誘電体膜(32)を形成する工程では、
前記第1ポリシリコン層(40)の上に第1酸化膜(41)を形成する工程と、
前記第1酸化膜(41)のうち前記第1ボトム膜(24)となる部分が残されるように前記第1ポリシリコン層(40)の上の第1酸化膜(41)を除去する工程と、
前記第1酸化膜(41)を除去した後、前記第1ポリシリコン層(40)の上に前記第1酸化膜(41)よりも薄いと共に前記第2ボトム膜(34)となる部分を含んだ第2酸化膜(42)を形成する工程と、を含んでいることを特徴とする容量素子の製造方法。 - 基板(10)と、前記基板(10)の上に形成された第1容量素子(20)と、前記基板(10)の上に形成されると共に前記第1容量素子(20)よりも低耐圧の第2容量素子(30)と、を備え、
前記第1容量素子(20)は、前記基板(10)の上に形成された第1電極(21)と、前記第1電極(21)の上に形成された第1ボトム膜(24)を含んだ第1誘電体膜(22)と、前記第1誘電体膜(22)の上に形成された第2電極(23)と、を備えて構成され、
前記第2容量素子(30)は、前記基板(10)の上に形成された第3電極(31)と、前記第3電極(31)の上に形成された第2ボトム膜(34)を含んだ第2誘電体膜(32)と、前記第2誘電体膜(32)の上に形成された第4電極(33)と、を備えて構成された容量素子の製造方法であって、
半導体不純物がドープされたアモルファス状態の第1ポリシリコン層(40)を前記基板(10)の上に形成する工程と、
前記第1ポリシリコン層(40)の上に前記第1誘電体膜(22)および前記第2誘電体膜(32)を形成する工程と、
前記第1ポリシリコン層(40)をパターニングすることにより、前記第1電極(21)および前記第3電極(31)を形成する工程と、
前記第1誘電体膜(22)の上に前記第2電極(23)を形成すると共に、前記第2誘電体膜(32)の上に前記第4電極(33)を形成する工程と、を含み、
さらに、前記第1誘電体膜(22)および前記第2誘電体膜(32)を形成する工程では、
前記第1ポリシリコン層(40)の上に第1酸化膜(41)を形成する工程と、
前記第1酸化膜(41)のうち前記第1ボトム膜(24)となる部分が残されるように前記第1ポリシリコン層(40)の上の第1酸化膜(41)を除去する工程と、
前記第1酸化膜(41)を除去した後、前記第1ポリシリコン層(40)の上に前記第1酸化膜(41)よりも薄いと共に前記第2ボトム膜(34)となる部分を含んだ第2酸化膜(42)を形成する工程と、を含んでいることを特徴とする容量素子の製造方法。 - 基板(10)と、前記基板(10)の上に形成された第1容量素子(20)と、前記基板(10)の上に形成されると共に前記第1容量素子(20)よりも低耐圧の第2容量素子(30)と、を備え、
前記第1容量素子(20)は、前記基板(10)の上に形成された第1電極(21)と、前記第1電極(21)の上に形成された第1ボトム膜(24)を含んだ第1誘電体膜(22)と、前記第1誘電体膜(22)の上に形成された第2電極(23)と、を備えて構成され、
前記第2容量素子(30)は、前記基板(10)の上に形成された第3電極(31)と、前記第3電極(31)の上に形成された第2ボトム膜(34)を含んだ第2誘電体膜(32)と、前記第2誘電体膜(32)の上に形成された第4電極(33)と、を備えて構成された容量素子の製造方法であって、
半導体不純物がドープされた第1ポリシリコン層(40)を前記基板(10)の上に形成する工程と、
前記第1ポリシリコン層(40)の上に前記第1誘電体膜(22)および前記第2誘電体膜(32)を形成する工程と、
前記第1ポリシリコン層(40)をパターニングすることにより、前記第1電極(21)および前記第3電極(31)を形成する工程と、
前記第1誘電体膜(22)の上に前記第2電極(23)を形成すると共に、前記第2誘電体膜(32)の上に前記第4電極(33)を形成する工程と、を含み、
さらに、前記第1誘電体膜(22)および前記第2誘電体膜(32)を形成する工程では、
前記第1ポリシリコン層(40)の表面を希釈酸化することより第1酸化膜(41)を形成する工程と、
前記第1酸化膜(41)のうち前記第1ボトム膜(24)となる部分が残されるように前記第1ポリシリコン層(40)の上の第1酸化膜(41)を除去する工程と、
前記第1酸化膜(41)を除去した後、前記第1ポリシリコン層(40)の上に前記第1酸化膜(41)よりも薄いと共に前記第2ボトム膜(34)となる部分を含んだ第2酸化膜(42)を形成する工程と、を含んでいることを特徴とする容量素子の製造方法。 - 基板(10)と、前記基板(10)の上に形成された第1容量素子(20)と、前記基板(10)の上に形成されると共に前記第1容量素子(20)よりも低耐圧の第2容量素子(30)と、を備え、
前記第1容量素子(20)は、前記基板(10)の上に形成された第1電極(21)と、前記第1電極(21)の上に形成された第1ボトム膜(24)を含んだ第1誘電体膜(22)と、前記第1誘電体膜(22)の上に形成された第2電極(23)と、を備えて構成され、
前記第2容量素子(30)は、前記基板(10)の上に形成された第3電極(31)と、前記第3電極(31)の上に形成された第2ボトム膜(34)を含んだ第2誘電体膜(32)と、前記第2誘電体膜(32)の上に形成された第4電極(33)と、を備えて構成された容量素子の製造方法であって、
前記基板(10)の上に第1ポリシリコン層(40)を形成する工程と、
前記第1ポリシリコン層(40)の上に前記第1誘電体膜(22)および前記第2誘電体膜(32)を形成する工程と、
前記第1ポリシリコン層(40)をパターニングすることにより、前記第1電極(21)および前記第3電極(31)を形成する工程と、
前記第1誘電体膜(22)の上に前記第2電極(23)を形成すると共に、前記第2誘電体膜(32)の上に前記第4電極(33)を形成する工程と、を含み、
前記第1ポリシリコン層(40)を形成する工程では、前記基板(10)の上に下層ポリシリコン層(44)を形成した後、この下層ポリシリコン層(44)の上に半導体不純物がドープされたアモルファス状態もしくは半導体不純物がドープされていない上層ポリシリコン層(45)を形成することで2層構造の第1ポリシリコン層(40)を形成し、
前記第1誘電体膜(22)および前記第2誘電体膜(32)を形成する工程では、
前記第1ポリシリコン層(40)の上に第1酸化膜(41)を形成する工程と、
前記第1酸化膜(41)のうち前記第1ボトム膜(24)となる部分が残されるように前記第1ポリシリコン層(40)の上の第1酸化膜(41)を除去する工程と、
前記第1酸化膜(41)を除去した後、前記第1ポリシリコン層(40)の上に前記第1酸化膜(41)よりも薄いと共に前記第2ボトム膜(34)となる部分を含んだ第2酸化膜(42)を形成する工程と、を含み、
前記上層ポリシリコン層(45)として半導体不純物がドープされていない上層ポリシリコン層(45)を形成した場合、前記第2電極(23)および前記第4電極(33)を形成する工程の後、前記第1電極(21)および前記第3電極(31)に対して半導体不純物をイオン注入することを特徴とする容量素子の製造方法。
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