JPH0454390B2 - - Google Patents
Info
- Publication number
- JPH0454390B2 JPH0454390B2 JP57164664A JP16466482A JPH0454390B2 JP H0454390 B2 JPH0454390 B2 JP H0454390B2 JP 57164664 A JP57164664 A JP 57164664A JP 16466482 A JP16466482 A JP 16466482A JP H0454390 B2 JPH0454390 B2 JP H0454390B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- gate
- polysilicon
- insulating film
- thickness
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 39
- 229920005591 polysilicon Polymers 0.000 claims description 39
- 230000003647 oxidation Effects 0.000 claims description 21
- 238000007254 oxidation reaction Methods 0.000 claims description 21
- 238000000034 method Methods 0.000 claims description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 12
- 238000004519 manufacturing process Methods 0.000 claims description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 7
- 239000004065 semiconductor Substances 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- 238000005229 chemical vapour deposition Methods 0.000 claims description 6
- 235000012239 silicon dioxide Nutrition 0.000 claims description 6
- 239000000377 silicon dioxide Substances 0.000 claims description 6
- 239000000758 substrate Substances 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 4
- 239000012535 impurity Substances 0.000 claims description 3
- 229910052581 Si3N4 Inorganic materials 0.000 claims 5
- 238000000151 deposition Methods 0.000 claims 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims 5
- 239000011229 interlayer Substances 0.000 description 32
- 229910004298 SiO 2 Inorganic materials 0.000 description 12
- 239000010410 layer Substances 0.000 description 8
- 230000001590 oxidative effect Effects 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 229910017855 NH 4 F Inorganic materials 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000015654 memory Effects 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 230000001698 pyrogenic effect Effects 0.000 description 2
- 238000001444 catalytic combustion detection Methods 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 238000002485 combustion reaction Methods 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000007788 roughening Methods 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、二層ゲート構造を有するMOSトラ
ンジスタの製造工程に適用して有用な半導体装置
の製造方法に関し、とくに容量低減による動作速
度向上と層間絶縁耐圧の向上をはかるためのゲー
ト間層間絶縁膜の製造法に関する。
ンジスタの製造工程に適用して有用な半導体装置
の製造方法に関し、とくに容量低減による動作速
度向上と層間絶縁耐圧の向上をはかるためのゲー
ト間層間絶縁膜の製造法に関する。
従来例の構成とその問題点
ダイナミツクメモリーの単位セル構造は第１図
の概要断面図のようになる。すなわちシリコン基
板８上にフイールド酸化膜１があり、第１ゲート
酸化膜２、第２ゲート酸化膜５、その上に第１ゲ
ートポリシリコン３、層間絶縁膜４、さらにその
上に第２ゲートポリシリコン６があり、７はn+
拡散層であるのが普通である。ここで従来は、層
間絶縁膜４を形成する場合、SELOCS法
（Selective Oxidation of Silicon）と呼ばれる不
純物のドープ量の差による酸化速度差を利用し
て、例えば酸化雰囲気中900℃の温度で第２ゲー
ト酸化膜５と同時に形成していた。そして、この
温度、すなわち900℃では第２ゲート酸化膜５の
厚さが600Åになるのに対し層間絶縁膜厚は1200
Åに形成でき、２倍の酸化速度比がとれていた。
の概要断面図のようになる。すなわちシリコン基
板８上にフイールド酸化膜１があり、第１ゲート
酸化膜２、第２ゲート酸化膜５、その上に第１ゲ
ートポリシリコン３、層間絶縁膜４、さらにその
上に第２ゲートポリシリコン６があり、７はn+
拡散層であるのが普通である。ここで従来は、層
間絶縁膜４を形成する場合、SELOCS法
（Selective Oxidation of Silicon）と呼ばれる不
純物のドープ量の差による酸化速度差を利用し
て、例えば酸化雰囲気中900℃の温度で第２ゲー
ト酸化膜５と同時に形成していた。そして、この
温度、すなわち900℃では第２ゲート酸化膜５の
厚さが600Åになるのに対し層間絶縁膜厚は1200
Åに形成でき、２倍の酸化速度比がとれていた。
しかしパタン方式の目安として呼称されるデザ
インルールの微細化にともない、比例縮小則に従
い第１ゲート酸化膜２とともに第２ゲート酸化膜
５も薄くする必要がある。たとえば2μｍルール
でゲート酸化膜厚を300〜400Åに選ぶと
SELOCS法を用いると層間絶縁膜４の厚さは800
Åとなるが、この厚みでは層間の容量が大きくな
り、デバイスの高速化の障害となり、また絶縁耐
圧も低下してくる。そこで層間絶縁膜４と第２ゲ
ート酸化膜５を別々に作る方法が提案された。
インルールの微細化にともない、比例縮小則に従
い第１ゲート酸化膜２とともに第２ゲート酸化膜
５も薄くする必要がある。たとえば2μｍルール
でゲート酸化膜厚を300〜400Åに選ぶと
SELOCS法を用いると層間絶縁膜４の厚さは800
Åとなるが、この厚みでは層間の容量が大きくな
り、デバイスの高速化の障害となり、また絶縁耐
圧も低下してくる。そこで層間絶縁膜４と第２ゲ
ート酸化膜５を別々に作る方法が提案された。
その方法を第２図に示す。つまり(1)第１ゲート
酸化膜２上にSi3N4膜９を400Åの厚さで被着し、
(2)リンドープした第１ゲートポリシリコン３をそ
の上に蒸着し、フオトエツチングする。(3)次に
1000℃酸素雰囲気中で第１ゲートポリシリコン３
を酸化し、層間絶縁膜４を3000Å形成し、(4)
Si3N4膜９及び第１ゲート酸化膜２を選択的に除
去し、(5)次に第２ゲート酸化膜５を酸化雰囲気中
で400Å形成するというようなものである。層間
絶縁膜４は、第２ゲート酸化膜５の厚みに関係な
く厚くすることができるが、1000℃酸素雰囲気中
で酸化すると、リンドープした第１ゲートポリシ
リコン３のグレーンサイズの成長が、とくにリン
濃度が高いと顕著におこり、表面粗大化に起因し
て層間絶縁膜４の耐圧不良やピンホールの発生が
おこり、デバイスの歩留の低下を招いていた。こ
れを解決するには酸化温度を下げて、酸化時間を
短くすれば良いが、温度を下げれば下げるほど第
３図に示すように第１ゲートポリシリコン３の側
面部分では層間絶縁膜４がひさし状に形成され、
第２ゲートポリシリコン６を形成する際にその部
分１０でポリシリコン残りが生じて第１、第２ポ
リシリコン３，６間で層間リークを生じたり、ま
た他に比べてその部分１０は層間絶縁膜４が薄い
ため絶縁耐圧の低下を招いていた。
酸化膜２上にSi3N4膜９を400Åの厚さで被着し、
(2)リンドープした第１ゲートポリシリコン３をそ
の上に蒸着し、フオトエツチングする。(3)次に
1000℃酸素雰囲気中で第１ゲートポリシリコン３
を酸化し、層間絶縁膜４を3000Å形成し、(4)
Si3N4膜９及び第１ゲート酸化膜２を選択的に除
去し、(5)次に第２ゲート酸化膜５を酸化雰囲気中
で400Å形成するというようなものである。層間
絶縁膜４は、第２ゲート酸化膜５の厚みに関係な
く厚くすることができるが、1000℃酸素雰囲気中
で酸化すると、リンドープした第１ゲートポリシ
リコン３のグレーンサイズの成長が、とくにリン
濃度が高いと顕著におこり、表面粗大化に起因し
て層間絶縁膜４の耐圧不良やピンホールの発生が
おこり、デバイスの歩留の低下を招いていた。こ
れを解決するには酸化温度を下げて、酸化時間を
短くすれば良いが、温度を下げれば下げるほど第
３図に示すように第１ゲートポリシリコン３の側
面部分では層間絶縁膜４がひさし状に形成され、
第２ゲートポリシリコン６を形成する際にその部
分１０でポリシリコン残りが生じて第１、第２ポ
リシリコン３，６間で層間リークを生じたり、ま
た他に比べてその部分１０は層間絶縁膜４が薄い
ため絶縁耐圧の低下を招いていた。
発明の目的
本発明は従来の製造法による二層ゲート構造の
MOS集積回路の層間絶縁膜の限界を考慮してな
されたものでデバイス寸法の微細化の方向に沿つ
た新規な層間絶縁膜の形成方法を提供しようとす
るものである。
MOS集積回路の層間絶縁膜の限界を考慮してな
されたものでデバイス寸法の微細化の方向に沿つ
た新規な層間絶縁膜の形成方法を提供しようとす
るものである。
発明の構成
本発明は、パターン微細化にともなう必要な膜
厚の層間絶縁膜の形成方法として、Si3N4膜を選
択酸化マスクに用い第２ゲート酸化膜を層間絶縁
膜の形成とは別に行う場合に起るポリシリコン膜
側面部での層間絶縁膜のひさし及びポリシリコン
膜のグレーンサイズ成長にともなう層間絶縁耐圧
不良を同時に解決するために低温でかつ、ひさし
の出ない酸化法を、高圧酸化を行なう前に薄い化
学気相蒸着したSiO2膜をつける工程を導入した
ものである。
厚の層間絶縁膜の形成方法として、Si3N4膜を選
択酸化マスクに用い第２ゲート酸化膜を層間絶縁
膜の形成とは別に行う場合に起るポリシリコン膜
側面部での層間絶縁膜のひさし及びポリシリコン
膜のグレーンサイズ成長にともなう層間絶縁耐圧
不良を同時に解決するために低温でかつ、ひさし
の出ない酸化法を、高圧酸化を行なう前に薄い化
学気相蒸着したSiO2膜をつける工程を導入した
ものである。
Si3N4膜上の第１ゲートポリシリコン３を酸化
する際のポリシリコンのグレーンサイズの成長に
よる層間絶縁膜耐圧不良は、高圧酸化法を用い温
度を1000℃未満の低温に下げて酸化することによ
り、改善することができる。すなわち、このよう
な低温高圧酸化法を用いれば、ポリシリコンのグ
レーンの成長は少なくなり、十分な耐圧をもつた
良好な層間絶縁膜ができる。しかし第３図で示し
たように第１ゲートポリシリコン３の側面１０で
ひさしのようなものができ不良となる。そこで第
１ゲートポリシリコン３を形成後、化学気相蒸着
法によりSiO2膜を150〜200Å堆積させ、その後
高圧酸化により第１ゲートポリシリコン３を酸化
することにより、ひさしのない、しかもグレーン
の成長の少ない層間絶縁膜を得ることができた。
する際のポリシリコンのグレーンサイズの成長に
よる層間絶縁膜耐圧不良は、高圧酸化法を用い温
度を1000℃未満の低温に下げて酸化することによ
り、改善することができる。すなわち、このよう
な低温高圧酸化法を用いれば、ポリシリコンのグ
レーンの成長は少なくなり、十分な耐圧をもつた
良好な層間絶縁膜ができる。しかし第３図で示し
たように第１ゲートポリシリコン３の側面１０で
ひさしのようなものができ不良となる。そこで第
１ゲートポリシリコン３を形成後、化学気相蒸着
法によりSiO2膜を150〜200Å堆積させ、その後
高圧酸化により第１ゲートポリシリコン３を酸化
することにより、ひさしのない、しかもグレーン
の成長の少ない層間絶縁膜を得ることができた。
実施例の説明
以下本発明の一実施例の説明を第４図に従つて
行なう。
行なう。
(1)たとえば（100）表面、Ｐ型、比抵抗８〜
12Ω−cmのシリコン基板８にフイールド酸化膜１
を8000Åの厚みで選択的に形成し、その上に第１
ゲート酸化膜２を200Å、さらにその上にCVD法
によりSi3N4膜９を400Å形成する。(2)Si3N4膜９
の表面にリンをドープした第１ゲートポリシリコ
ン３を5000Å、CVD法により蒸着し、フオトエ
ツチングを行なう。(3)第１ゲートポリシリコン３
上およびSi3N4膜９上にCVD法により400℃で
SiO2膜１１を200Åを蒸着する。この場合SiO2膜
１１の膜厚はできるだけ薄い方が好ましい。なぜ
ならSi3N4膜９上のSiO2膜１１は次工程の後エツ
チングされるため、同時に第１ゲートポリシリコ
ン３上のSiO2膜１１もSi3N4膜９上のSiO2膜１１
の膜厚分だけは少なくともエツチングされるた
め、最終的な層間絶縁膜４としての膜厚がSiO2
膜１１が厚くなればなるほど薄くなるからであ
る。
12Ω−cmのシリコン基板８にフイールド酸化膜１
を8000Åの厚みで選択的に形成し、その上に第１
ゲート酸化膜２を200Å、さらにその上にCVD法
によりSi3N4膜９を400Å形成する。(2)Si3N4膜９
の表面にリンをドープした第１ゲートポリシリコ
ン３を5000Å、CVD法により蒸着し、フオトエ
ツチングを行なう。(3)第１ゲートポリシリコン３
上およびSi3N4膜９上にCVD法により400℃で
SiO2膜１１を200Åを蒸着する。この場合SiO2膜
１１の膜厚はできるだけ薄い方が好ましい。なぜ
ならSi3N4膜９上のSiO2膜１１は次工程の後エツ
チングされるため、同時に第１ゲートポリシリコ
ン３上のSiO2膜１１もSi3N4膜９上のSiO2膜１１
の膜厚分だけは少なくともエツチングされるた
め、最終的な層間絶縁膜４としての膜厚がSiO2
膜１１が厚くなればなるほど薄くなるからであ
る。
たとえば2μｍルールの場合のデバイスの配線
容量と、第１ゲートポリシリコン３の抵抗（ポリ
シリコンは酸化すると抵抗が上る）を考え合わせ
ると、少なくとも最終的な層間絶縁膜４は2000Å
以上は必要である。このことからみて、この
SiO2膜１１の膜厚は最大でも1000Åまでが許容
範囲である。このSiO2膜１１を層間絶縁膜４と
して介在させることによりSi3N4膜９と第１ゲー
トポリシリコン３との間において、従来例で指摘
したような、第１ゲートポリシリコン３の側面部
でのひさしができるのを防ぐことができる。(4)高
圧酸化法により第１ゲートポリシリコン３を酸化
する。この場合、第１ゲートポリシリコン３以外
の表面はSi3N4膜９でおおわれているため、酸化
はほとんどされない。条件は温度800℃、圧力８
Kg／cm2、パイロジエニツク方式で、30分の酸化時
間である。これにより層間絶縁膜４が3200Åの厚
さで形成される。この場合、従来例のように1000
℃で酸化したとき生じるような第１ゲートポリシ
リコン３のグレーンサイズの成長はみられず、し
たがつて、それによる層間絶縁耐圧の劣化を招く
ようなことはない。これは高圧酸化を用いるため
800℃という低温で酸化が短時間でできるためで
ある。この酸化温度は800℃が耐圧の面から最適
である。なぜならグレーンサイズの成長が温度が
上がるにつれて大きくなり、また温度が低いほど
にグレーンサイズの成長はおさえられるが酸化時
間が長くなり、またSiO2の質（つまり密度）の
低下、パイロジエニツクの燃焼がおこらないなど
の難点がともなうからである。(5)次にSiO2膜１
１をNH4F：HF＝５：１の溶液で除去し、つい
でSi3N4膜９をドライエツチにより除去する。こ
の場合Si3N4膜９の除去はH3PO4155℃でもエツ
チングは可能であるが、オーバーエツチにより、
層間絶縁膜４でひさしができることがあり、ドラ
イエツチによる方が好ましい。そして次に層間絶
縁膜４によつて覆われていない部分にある第１ゲ
ート酸化膜２をNH4F：HF＝５：１の溶液で除
去し、第２ゲート酸化膜５を酸化雰囲気中で400
Åの厚さで形成する。(6)リンドープしたポリシリ
コン６を形成してフオトエツチし、第２ゲートポ
リシリコン６とする。次にAS+をイオン注入法に
より、セルフアラインで打ち込み、n+拡散層７
を形成する。以下は層間絶縁膜（リンガラス）を
蒸着、コンタクトホールをあけて、AL配線し、
パツシベーシヨン膜をかぶせて完成する。
容量と、第１ゲートポリシリコン３の抵抗（ポリ
シリコンは酸化すると抵抗が上る）を考え合わせ
ると、少なくとも最終的な層間絶縁膜４は2000Å
以上は必要である。このことからみて、この
SiO2膜１１の膜厚は最大でも1000Åまでが許容
範囲である。このSiO2膜１１を層間絶縁膜４と
して介在させることによりSi3N4膜９と第１ゲー
トポリシリコン３との間において、従来例で指摘
したような、第１ゲートポリシリコン３の側面部
でのひさしができるのを防ぐことができる。(4)高
圧酸化法により第１ゲートポリシリコン３を酸化
する。この場合、第１ゲートポリシリコン３以外
の表面はSi3N4膜９でおおわれているため、酸化
はほとんどされない。条件は温度800℃、圧力８
Kg／cm2、パイロジエニツク方式で、30分の酸化時
間である。これにより層間絶縁膜４が3200Åの厚
さで形成される。この場合、従来例のように1000
℃で酸化したとき生じるような第１ゲートポリシ
リコン３のグレーンサイズの成長はみられず、し
たがつて、それによる層間絶縁耐圧の劣化を招く
ようなことはない。これは高圧酸化を用いるため
800℃という低温で酸化が短時間でできるためで
ある。この酸化温度は800℃が耐圧の面から最適
である。なぜならグレーンサイズの成長が温度が
上がるにつれて大きくなり、また温度が低いほど
にグレーンサイズの成長はおさえられるが酸化時
間が長くなり、またSiO2の質（つまり密度）の
低下、パイロジエニツクの燃焼がおこらないなど
の難点がともなうからである。(5)次にSiO2膜１
１をNH4F：HF＝５：１の溶液で除去し、つい
でSi3N4膜９をドライエツチにより除去する。こ
の場合Si3N4膜９の除去はH3PO4155℃でもエツ
チングは可能であるが、オーバーエツチにより、
層間絶縁膜４でひさしができることがあり、ドラ
イエツチによる方が好ましい。そして次に層間絶
縁膜４によつて覆われていない部分にある第１ゲ
ート酸化膜２をNH4F：HF＝５：１の溶液で除
去し、第２ゲート酸化膜５を酸化雰囲気中で400
Åの厚さで形成する。(6)リンドープしたポリシリ
コン６を形成してフオトエツチし、第２ゲートポ
リシリコン６とする。次にAS+をイオン注入法に
より、セルフアラインで打ち込み、n+拡散層７
を形成する。以下は層間絶縁膜（リンガラス）を
蒸着、コンタクトホールをあけて、AL配線し、
パツシベーシヨン膜をかぶせて完成する。
発明の効果
実施例で説明したように、本発明によれば
Si3N4膜上にCVDでSiO2膜を蒸着して、ポリシリ
コンの側面部でのひさしをなくし、また層間絶縁
膜の形成に高圧酸化法を用い、酸化の低温化によ
り、ポリシリコンのグレーンサイズの成長をおさ
えることによつて、層間絶縁膜の耐圧の向上を図
るとともに、ピンホールの発生及び二層のポリシ
リコン間のリークを防ぐことができ、それによ
り、パターンの微細化によるゲート酸化膜厚の減
少に対応することができる。このことから本発明
はダイナミツクメモリーやCCD、BBD等の二層
ゲート構造をもつデバイスの微細化、高性能化に
大きく寄与するものである。
Si3N4膜上にCVDでSiO2膜を蒸着して、ポリシリ
コンの側面部でのひさしをなくし、また層間絶縁
膜の形成に高圧酸化法を用い、酸化の低温化によ
り、ポリシリコンのグレーンサイズの成長をおさ
えることによつて、層間絶縁膜の耐圧の向上を図
るとともに、ピンホールの発生及び二層のポリシ
リコン間のリークを防ぐことができ、それによ
り、パターンの微細化によるゲート酸化膜厚の減
少に対応することができる。このことから本発明
はダイナミツクメモリーやCCD、BBD等の二層
ゲート構造をもつデバイスの微細化、高性能化に
大きく寄与するものである。
第１図は従来の二層ゲート構造デバイスの模式
図、第２図(1)〜(5)は従来例の製造工程の断面図、
第３図は従来例の問題点を示した断面図、第４図
(1)〜(6)は本発明の実施例の製造工程の断面図であ
る。 １……フイールド酸化膜、２……第１ゲート酸
化膜、３……第１ゲートポリシリコン、４……層
間絶縁膜、５……第２ゲート酸化膜、６……第２
ゲートポリシリコン、７……n+拡散層、８……
シリコン基板、９……Si3N4膜、１０……第１ゲ
ートポリシリコン側面部のひさし、１１……
SiO2膜。
図、第２図(1)〜(5)は従来例の製造工程の断面図、
第３図は従来例の問題点を示した断面図、第４図
(1)〜(6)は本発明の実施例の製造工程の断面図であ
る。 １……フイールド酸化膜、２……第１ゲート酸
化膜、３……第１ゲートポリシリコン、４……層
間絶縁膜、５……第２ゲート酸化膜、６……第２
ゲートポリシリコン、７……n+拡散層、８……
シリコン基板、９……Si3N4膜、１０……第１ゲ
ートポリシリコン側面部のひさし、１１……
SiO2膜。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板の一主面に二酸化シリコンの第１
のゲート絶縁膜を形成する工程と、前記第１のゲ
ート絶縁膜上に化学気相蒸着により窒化シリコン
膜を被着する工程と、前記窒化シリコン膜上に不
純物を含む第１のポリシリコン膜を被着する工程
と、前記第１のポリシリコン膜を選択エツチング
により、第１ゲート電極に形成する工程と、前記
第１ゲート電極および露出の前記窒化シリコン膜
の全面に化学気相蒸着により薄い二酸化シリコン
膜を被着して後、1000℃未満の低温高圧酸化雰囲
気中で処理して前記第１ゲート電極上の二酸化シ
リコン膜の厚みを増加する工程と、前記第１ゲー
ト電極の全面に前記二酸化シリコン膜の一部を残
存させて他部の前記二酸化シリコン膜および前記
窒化シリコン膜を除去して、前記半導体基板面を
露出させる工程と、前記露出した半導体基板面に
二酸化シリコンによる第２のゲー絶縁膜を形成す
る工程と、前記第２のゲート絶縁膜上に不純物を
含む第２のポリシリコン膜を被着する工程と、前
記第２のポリシリコン膜を選択エツチングにより
第２ゲート電極に形成する工程とを含むことを特
徴とする半導体装置の製造方法。 ２ 第１ゲート電極および露出の窒化シリコン膜
の全面に化学気相蒸着により形成する二酸化シリ
コン膜の膜厚を1000Å以下とすることを特徴とす
る特許請求の範囲第１項に記載の半導体装置の製
造方法。 ３ 高圧酸化雰囲気での酸化処理温度が800℃以
下でなる特許請求の範囲第１項に記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57164664A JPS5952879A (ja) | 1982-09-20 | 1982-09-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57164664A JPS5952879A (ja) | 1982-09-20 | 1982-09-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5952879A JPS5952879A (ja) | 1984-03-27 |
| JPH0454390B2 true JPH0454390B2 (ja) | 1992-08-31 |
Family
ID=15797466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57164664A Granted JPS5952879A (ja) | 1982-09-20 | 1982-09-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5952879A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61134196U (ja) * | 1985-02-08 | 1986-08-21 | ||
| JPS61139091U (ja) * | 1985-02-18 | 1986-08-28 | ||
| JPS61239659A (ja) * | 1985-04-16 | 1986-10-24 | Nec Corp | Ｍｉｓ型半導体記憶装置の製造方法 |
| JP2503406B2 (ja) * | 1985-12-20 | 1996-06-05 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5225378A (en) * | 1990-11-16 | 1993-07-06 | Tokyo Electron Limited | Method of forming a phosphorus doped silicon film |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5134678A (en) * | 1974-09-18 | 1976-03-24 | Matsushita Electric Ind Co Ltd | Handotaisochi no seizohoho |
| JPS53120389A (en) * | 1977-03-30 | 1978-10-20 | Fujitsu Ltd | Production of semiconductor device |
| JPS5430785A (en) * | 1977-08-12 | 1979-03-07 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS54159886A (en) * | 1978-06-07 | 1979-12-18 | Matsushita Electric Ind Co Ltd | Production of semiconductor device |
-
1982
- 1982-09-20 JP JP57164664A patent/JPS5952879A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5134678A (en) * | 1974-09-18 | 1976-03-24 | Matsushita Electric Ind Co Ltd | Handotaisochi no seizohoho |
| JPS53120389A (en) * | 1977-03-30 | 1978-10-20 | Fujitsu Ltd | Production of semiconductor device |
| JPS5430785A (en) * | 1977-08-12 | 1979-03-07 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS54159886A (en) * | 1978-06-07 | 1979-12-18 | Matsushita Electric Ind Co Ltd | Production of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5952879A (ja) | 1984-03-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20060275991A1 (en) | Method of manufacturing a semiconductor integrated circuit device | |
| JPH0774317A (ja) | 半導体装置の製造方法 | |
| JPH09321239A (ja) | 半導体集積回路装置の製造方法 | |
| KR0141950B1 (ko) | 반도체소자의 제조방법 | |
| JPH0454390B2 (ja) | ||
| KR19990000815A (ko) | 비트라인의 산화를 방지하기 위한 반도체 메모리장치의 제조방법 | |
| JPH07240474A (ja) | 半導体装置の製造方法及びエッチング液 | |
| JP3105288B2 (ja) | 半導体集積回路装置の製造方法 | |
| JPS6228591B2 (ja) | ||
| JP3319856B2 (ja) | 半導体装置及びその製造方法 | |
| JPH0142147B2 (ja) | ||
| JPH09298281A (ja) | 半導体装置の製造方法 | |
| JPH0329186B2 (ja) | ||
| JPS61129872A (ja) | 半導体装置の製造方法 | |
| JPS632375A (ja) | 半導体記憶装置の製造方法 | |
| JP2000232209A (ja) | 大容量キャパシタの製造方法 | |
| JPH0669518A (ja) | 半導体装置の製造方法 | |
| JP3317736B2 (ja) | 半導体装置およびその製造方法 | |
| JPS6138867B2 (ja) | ||
| JP2972270B2 (ja) | 半導体装置の製造方法 | |
| JP3651775B2 (ja) | 半導体装置の製造方法 | |
| JPH07226502A (ja) | Ｍｏｓトランジスタ及びその製造方法 | |
| JPS6312389B2 (ja) | ||
| JPH05343635A (ja) | 半導体装置の製造方法 | |
| JPH0974170A (ja) | 半導体装置の製造方法 |