JP2503406B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2503406B2 JP2503406B2 JP60288854A JP28885485A JP2503406B2 JP 2503406 B2 JP2503406 B2 JP 2503406B2 JP 60288854 A JP60288854 A JP 60288854A JP 28885485 A JP28885485 A JP 28885485A JP 2503406 B2 JP2503406 B2 JP 2503406B2
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- Japan
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- film
- oxide film
- substrate
- forming
- nitride
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に係わり、特に、窒化
膜を絶縁膜で被い、漏洩電流の防止を図った半導体装置
の製造方法に関する。
膜を絶縁膜で被い、漏洩電流の防止を図った半導体装置
の製造方法に関する。
第２図は従来の方法により製造されたダイナミック型
随時読出し書込み記憶装置（以下、DRAM）のメモリセル
を示す断面図であり、かかるDRAMの製造工程を、まず、
説明する。半導体基板１表面の選択酸化によって活性領
域が分離された基板表面に二酸化珪素、窒化珪素の薄膜
3,4を被着して下層MOSの絶縁膜とした後ドープしたポリ
シリコンの薄膜の被着及び写真蝕刻によってゲート電極
６を形成し、引き続いて全面に二酸化珪素膜を被着、さ
らに全面の酸化によりポリシリコンのゲート電極６表面
まで酸化してそこだけ膜厚を増した後に、被着した膜厚
分だけエッチング除去することにより二酸化珪素膜をポ
リシリコン表面を覆う部分にだけ残してこれを上層のポ
リシリコン層との間の絶縁膜７とする。次にこの二酸化
珪素の絶縁膜７に被われたゲート電極６のパターンをマ
スクとして、露出した窒化珪素と二酸化珪素の両薄膜3,
4をエッチング除去する。その結果、露出した基板表面
を熱酸化するなどして得られる二酸化珪素膜で覆って第
２のゲート絶縁膜８とし、その上にドープしたポリシリ
コン薄膜を被着してゲート電極９として形成する。
随時読出し書込み記憶装置（以下、DRAM）のメモリセル
を示す断面図であり、かかるDRAMの製造工程を、まず、
説明する。半導体基板１表面の選択酸化によって活性領
域が分離された基板表面に二酸化珪素、窒化珪素の薄膜
3,4を被着して下層MOSの絶縁膜とした後ドープしたポリ
シリコンの薄膜の被着及び写真蝕刻によってゲート電極
６を形成し、引き続いて全面に二酸化珪素膜を被着、さ
らに全面の酸化によりポリシリコンのゲート電極６表面
まで酸化してそこだけ膜厚を増した後に、被着した膜厚
分だけエッチング除去することにより二酸化珪素膜をポ
リシリコン表面を覆う部分にだけ残してこれを上層のポ
リシリコン層との間の絶縁膜７とする。次にこの二酸化
珪素の絶縁膜７に被われたゲート電極６のパターンをマ
スクとして、露出した窒化珪素と二酸化珪素の両薄膜3,
4をエッチング除去する。その結果、露出した基板表面
を熱酸化するなどして得られる二酸化珪素膜で覆って第
２のゲート絶縁膜８とし、その上にドープしたポリシリ
コン薄膜を被着してゲート電極９として形成する。
しかしながら、従来の半導体の製造方法にあっては、
絶縁膜７に被われたゲート電極６をマスクに窒化珪素と
二酸化珪素との薄膜3,4をエッチング除去しパターン形
成していたので、エッチング後窒化珪素の薄膜４の端面
が露出し、該露出した端面にゲート電極９が接続するこ
とから窒化珪素の薄膜４を介した漏洩電流が発生すると
いう問題点があった。加えて、薄膜3,4のパターン形成
後に第２ゲート絶縁膜８を形成していたので、該第２ゲ
ート絶縁膜８は窒化珪素の薄膜４近傍では、該薄膜４に
近づくにつれ厚さが漸減し、やがて二酸化珪素の薄膜に
連続する。したがって、窒化珪素の薄膜４に接するゲー
ト電極９は厚さの漸減している部分で基板１に対向する
ことになり、第２ゲート絶縁膜８の膜厚不足による耐圧
低下が生じるという問題点もあった。
絶縁膜７に被われたゲート電極６をマスクに窒化珪素と
二酸化珪素との薄膜3,4をエッチング除去しパターン形
成していたので、エッチング後窒化珪素の薄膜４の端面
が露出し、該露出した端面にゲート電極９が接続するこ
とから窒化珪素の薄膜４を介した漏洩電流が発生すると
いう問題点があった。加えて、薄膜3,4のパターン形成
後に第２ゲート絶縁膜８を形成していたので、該第２ゲ
ート絶縁膜８は窒化珪素の薄膜４近傍では、該薄膜４に
近づくにつれ厚さが漸減し、やがて二酸化珪素の薄膜に
連続する。したがって、窒化珪素の薄膜４に接するゲー
ト電極９は厚さの漸減している部分で基板１に対向する
ことになり、第２ゲート絶縁膜８の膜厚不足による耐圧
低下が生じるという問題点もあった。
したがって、本発明は漏洩電流を防止し、かつ、耐圧
低下の生じることなく複数の導体層を酸化膜を介して積
層した半導体装置の製造方法を提供することを目的とし
ている。
低下の生じることなく複数の導体層を酸化膜を介して積
層した半導体装置の製造方法を提供することを目的とし
ている。
本発明は、基板上に窒化膜を形成する工程と、該窒化
膜を選択的に除去する工程と、酸化物が絶縁性を有する
第１導体層で前記窒化膜を被い第１導体層を選択的に除
去して前記窒化膜と略同一パターンにする工程と、前記
第１導体層と窒化膜の露出部分とを第１酸化膜で被う工
程と、前記第１導体層をその表面から所定量酸化し前記
窒化膜を第１導体層の酸化物と前記第１酸化膜とで被う
工程と、前記第１酸化膜を異方性エッチングで選択的に
除去し前記基板を露出する工程と、前記露出した基板上
に第２酸化膜を形成する工程と、前記第１および第２酸
化膜上に第２導体層を被着し該第２導体層をパターン形
成する工程とを含み、窒化膜と第２導体層とが直接接触
することを防止するようにしたことを要旨とする。
膜を選択的に除去する工程と、酸化物が絶縁性を有する
第１導体層で前記窒化膜を被い第１導体層を選択的に除
去して前記窒化膜と略同一パターンにする工程と、前記
第１導体層と窒化膜の露出部分とを第１酸化膜で被う工
程と、前記第１導体層をその表面から所定量酸化し前記
窒化膜を第１導体層の酸化物と前記第１酸化膜とで被う
工程と、前記第１酸化膜を異方性エッチングで選択的に
除去し前記基板を露出する工程と、前記露出した基板上
に第２酸化膜を形成する工程と、前記第１および第２酸
化膜上に第２導体層を被着し該第２導体層をパターン形
成する工程とを含み、窒化膜と第２導体層とが直接接触
することを防止するようにしたことを要旨とする。
次に、本発明について図面を参照して説明する。
第１図（ａ）乃至（ｉ）は、本発明の一実施例の各工程
を示す縦断面図である。これは、本発明を１トランジス
タ型DRAMに適用し、その１つのメモリ・セルに着目し
て、工程の順を追って示すものである。第１図（ａ）は
ｐ型シリコン基板11の選択酸化により厚さ0.8μｍ酸化
膜からなる素子分離領域12を設け、第１のゲート絶縁膜
としての厚さ100Å酸化膜13及び膜厚200Åの窒化膜14を
それぞれ基板表面の熱酸化及びCVD法により被着したと
ころを示している。ついでドライエッチを用いた写真蝕
刻により窒化膜14を容量部分の形に形成し、この窒化膜
14のパターンをマスクにして酸化膜13をウェット・エッ
チング液により除去した後、基板表面の酸化を行い厚さ
400Åの酸化膜５を設け（第１図（ｂ））る。この上にC
VD法によって4000Åの厚さにポリシリコン薄膜16を堆積
した後導電性を持たせるため熱拡散により不純物として
のリンをドープした後、ポリシリコン薄膜16を前記窒化
膜14と同一のパターンに写真蝕刻して容量部のセルプレ
ートを形成する（第１図（ｃ））。この時窒化膜14とポ
リシリコン薄膜16とは、互に独立した写真蝕刻工程で形
成されるのでマスク合せの誤差に基因する目合せずれに
より同じ位置に重ならないこともある。この目合せずれ
量は製造装置の性能によるが、ここでは最大0.1μｍと
する。次にCVD法により厚さ0.2μｍの酸化膜17を堆積し
（第１図（ｄ））た後、リンをドープしたポリシリコン
薄膜16が0.2μｍ酸化されるまで全面を酸化する。ポリ
シリコンで覆われていない部分の基板表面も酸化される
が、不純物濃度が低いためあまり酸化膜は厚くならな
い。その結果、ポリシリコン薄膜16の側面には自らの酸
化による0.4μｍと被着した0.2μｍの合せて0.6μｍの
酸化膜17が形成され、ポリシリコン薄膜16の酸化分0.2
μｍと、前述の目合せずれ量0.1μｍとを考慮しても、
酸化膜17の外端面は窒化膜14のパターンより0.3μｍ外
側に位置する（第１図（ｅ））。ついで、ポリシリコン
薄膜16を被っていない活性領域上の酸化膜17がなくなる
まで、異方性エッチングにより酸化膜17を除去する（第
１図（ｆ））。次に露出した基板表面に熱酸化によっ
て、厚さ400Åの酸化膜18を設けて第２のゲート絶縁膜
とした後、２層目のポリシリコン19をCVD法によって厚
さ4000Åに堆積し良導体にする為に熱拡散によってリン
をドープする（第１図（ｇ））。最後に写真蝕刻によっ
てポリシリコン薄膜19を所望のパターン−ここでは、容
量部の情報読出しの為のトランスファーゲートの形−に
形成する（第１図（ｈ））。この後、イオン注入により
導入されたｎ型不純物拡散層20、PSGの層間絶縁膜21、
コンタクト孔22、アルミのビット線23、PSGのパッシベ
ーション膜24等を周知の製法により設けてDRAMを完成さ
せる（第１図（ｉ））。
を示す縦断面図である。これは、本発明を１トランジス
タ型DRAMに適用し、その１つのメモリ・セルに着目し
て、工程の順を追って示すものである。第１図（ａ）は
ｐ型シリコン基板11の選択酸化により厚さ0.8μｍ酸化
膜からなる素子分離領域12を設け、第１のゲート絶縁膜
としての厚さ100Å酸化膜13及び膜厚200Åの窒化膜14を
それぞれ基板表面の熱酸化及びCVD法により被着したと
ころを示している。ついでドライエッチを用いた写真蝕
刻により窒化膜14を容量部分の形に形成し、この窒化膜
14のパターンをマスクにして酸化膜13をウェット・エッ
チング液により除去した後、基板表面の酸化を行い厚さ
400Åの酸化膜５を設け（第１図（ｂ））る。この上にC
VD法によって4000Åの厚さにポリシリコン薄膜16を堆積
した後導電性を持たせるため熱拡散により不純物として
のリンをドープした後、ポリシリコン薄膜16を前記窒化
膜14と同一のパターンに写真蝕刻して容量部のセルプレ
ートを形成する（第１図（ｃ））。この時窒化膜14とポ
リシリコン薄膜16とは、互に独立した写真蝕刻工程で形
成されるのでマスク合せの誤差に基因する目合せずれに
より同じ位置に重ならないこともある。この目合せずれ
量は製造装置の性能によるが、ここでは最大0.1μｍと
する。次にCVD法により厚さ0.2μｍの酸化膜17を堆積し
（第１図（ｄ））た後、リンをドープしたポリシリコン
薄膜16が0.2μｍ酸化されるまで全面を酸化する。ポリ
シリコンで覆われていない部分の基板表面も酸化される
が、不純物濃度が低いためあまり酸化膜は厚くならな
い。その結果、ポリシリコン薄膜16の側面には自らの酸
化による0.4μｍと被着した0.2μｍの合せて0.6μｍの
酸化膜17が形成され、ポリシリコン薄膜16の酸化分0.2
μｍと、前述の目合せずれ量0.1μｍとを考慮しても、
酸化膜17の外端面は窒化膜14のパターンより0.3μｍ外
側に位置する（第１図（ｅ））。ついで、ポリシリコン
薄膜16を被っていない活性領域上の酸化膜17がなくなる
まで、異方性エッチングにより酸化膜17を除去する（第
１図（ｆ））。次に露出した基板表面に熱酸化によっ
て、厚さ400Åの酸化膜18を設けて第２のゲート絶縁膜
とした後、２層目のポリシリコン19をCVD法によって厚
さ4000Åに堆積し良導体にする為に熱拡散によってリン
をドープする（第１図（ｇ））。最後に写真蝕刻によっ
てポリシリコン薄膜19を所望のパターン−ここでは、容
量部の情報読出しの為のトランスファーゲートの形−に
形成する（第１図（ｈ））。この後、イオン注入により
導入されたｎ型不純物拡散層20、PSGの層間絶縁膜21、
コンタクト孔22、アルミのビット線23、PSGのパッシベ
ーション膜24等を周知の製法により設けてDRAMを完成さ
せる（第１図（ｉ））。
以上説明してきたように、本発明によれば、窒化膜の
端面を第１酸化膜で被った後に第２導体層を被着しパタ
ーン形成するので、窒化膜と第２導体層とが直接接触す
ることがなくなり窒化膜を介した漏洩電流を防止できる
という効果が得られる。また、第２酸化膜は、第１酸化
膜のエッチングにより露出した基板表面に形成されるの
で、第２酸化膜は第１酸化膜と連続し、膜厚の減少も生
じない。よって、第２導体膜と基板との間の耐圧も低下
しないという効果が得られる。
端面を第１酸化膜で被った後に第２導体層を被着しパタ
ーン形成するので、窒化膜と第２導体層とが直接接触す
ることがなくなり窒化膜を介した漏洩電流を防止できる
という効果が得られる。また、第２酸化膜は、第１酸化
膜のエッチングにより露出した基板表面に形成されるの
で、第２酸化膜は第１酸化膜と連続し、膜厚の減少も生
じない。よって、第２導体膜と基板との間の耐圧も低下
しないという効果が得られる。
第１図（ａ）乃至（ｉ）は本発明の一実施例の各工程を
示す断面図、第２図は従来の方法で製造された半導体装
置の断面図である。 11……基板、14……窒化膜、16……第１導体膜、17……
第１酸化膜、18……第２酸化膜、19……第２導体膜。
示す断面図、第２図は従来の方法で製造された半導体装
置の断面図である。 11……基板、14……窒化膜、16……第１導体膜、17……
第１酸化膜、18……第２酸化膜、19……第２導体膜。
Claims (1)
- 【請求項１】半導体基板上に酸化膜とその上に窒化膜を
形成しその後パターニングすることにより所定パターン
の絶縁膜層を形成する工程と、前記絶縁膜上に前記絶縁
膜と略同一パターンの導体からなる第１導体層を形成す
る工程と、前記第１導体層を含む基板全面に第１酸化膜
を形成する工程と、基板全面を酸化することにより前記
第１導電層をその表面から所定量酸化して前記窒化膜の
一部を前記第１導電層の酸化膜で被う工程と、異方性エ
ッチングにより前記絶縁膜が形成されていない領域の前
記半導体基板が露出しかつ前記第１導電層及び前記窒化
膜が露出しない量の前記第１酸化膜及び前記第１導電層
の酸化膜を除去する工程と、前記露出した基板上に第２
酸化膜を形成する工程と、基板全面に第２導体層を形成
し前記第２導体層をパターン形成する工程とを含むこと
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288854A JP2503406B2 (ja) | 1985-12-20 | 1985-12-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288854A JP2503406B2 (ja) | 1985-12-20 | 1985-12-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62147764A JPS62147764A (ja) | 1987-07-01 |
| JP2503406B2 true JP2503406B2 (ja) | 1996-06-05 |
Family
ID=17735605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60288854A Expired - Lifetime JP2503406B2 (ja) | 1985-12-20 | 1985-12-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2503406B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU2011372779B2 (en) | 2011-10-27 | 2014-04-24 | Mitsubishi Heavy Industries, Ltd. | Dry gas seal structure |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5952879A (ja) * | 1982-09-20 | 1984-03-27 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS60198855A (ja) * | 1984-03-23 | 1985-10-08 | Nec Corp | 半導体集積回路装置の製造方法 |
-
1985
- 1985-12-20 JP JP60288854A patent/JP2503406B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62147764A (ja) | 1987-07-01 |
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