JPH0685191A - 半導体メモリ装置およびその製造方法 - Google Patents
半導体メモリ装置およびその製造方法Info
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- JPH0685191A JPH0685191A JP5050665A JP5066593A JPH0685191A JP H0685191 A JPH0685191 A JP H0685191A JP 5050665 A JP5050665 A JP 5050665A JP 5066593 A JP5066593 A JP 5066593A JP H0685191 A JPH0685191 A JP H0685191A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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Abstract
(57)【要約】 （修正有）
【目的】 十分なプロセスマージンが確保できるプレー
ト電極を備えるキャパシタを含む半導体装置とその製造
方法を提供する。 【構成】 活性領域を限定するリセスされたフィールド
酸化膜２０１を半導体基板２００上に形成し、絶縁膜パ
ターンを活性領域上にフィールド酸化膜２０１に対して
段差を有するように形成する。フィールド酸化膜２０
１、絶縁膜パターンおよび半導体基板２００の表面部を
部分的に除去してトレンチを形成し、トレンチと絶縁膜
パターンが形成された半導体基板２００上に導電物質を
沈積して導電層を形成する。絶縁膜４０が露出される時
まで導電層を練磨して表面が平坦になった電極を得る。
活性領域と接するプレート電極３１は、活性領域上の空
間を不必要に占有せず、絶縁膜パターン、フィールド酸
化膜２０１およびフィールド酸化膜２０１間の段差を用
いて自己整合的に形成できる。
ト電極を備えるキャパシタを含む半導体装置とその製造
方法を提供する。 【構成】 活性領域を限定するリセスされたフィールド
酸化膜２０１を半導体基板２００上に形成し、絶縁膜パ
ターンを活性領域上にフィールド酸化膜２０１に対して
段差を有するように形成する。フィールド酸化膜２０
１、絶縁膜パターンおよび半導体基板２００の表面部を
部分的に除去してトレンチを形成し、トレンチと絶縁膜
パターンが形成された半導体基板２００上に導電物質を
沈積して導電層を形成する。絶縁膜４０が露出される時
まで導電層を練磨して表面が平坦になった電極を得る。
活性領域と接するプレート電極３１は、活性領域上の空
間を不必要に占有せず、絶縁膜パターン、フィールド酸
化膜２０１およびフィールド酸化膜２０１間の段差を用
いて自己整合的に形成できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置および
その製造方法に係り、特にキャパシタを有する高集積メ
モリ素子の製造を可能にする半導体メモリ装置およびそ
の製造方法に関する。
その製造方法に係り、特にキャパシタを有する高集積メ
モリ素子の製造を可能にする半導体メモリ装置およびそ
の製造方法に関する。
【０００２】
【従来の技術】最近、半導体製造技術の発達とメモリ素
子の応用分野が広まっていくことにより大容量のメモリ
素子の開発が活発に進んでおり、特にひとつのメモリセ
ルを１個のキャパシタと１個のトランジスタより構成す
ることにより高集積化に有利なＤＲＡＭの目立つ発展が
なされてきた。
子の応用分野が広まっていくことにより大容量のメモリ
素子の開発が活発に進んでおり、特にひとつのメモリセ
ルを１個のキャパシタと１個のトランジスタより構成す
ることにより高集積化に有利なＤＲＡＭの目立つ発展が
なされてきた。
【０００３】ＤＲＡＭの開発は３年に４倍の高集積化を
達成したが、現在ＤＲＡＭの集積度は４ＭＢ ＤＲＡＭ
が量産段階に入っており、１６ＭＢは量産に向かって早
い速度で開発しつつあり、６４ＭＢおよび２５６ＭＢは
開発のための活発な研究が進んでいる。このような半導
体メモリ装置は情報の読み出しと貯蔵のために大きい静
電容量をもつべきであるが、集積度が４倍増加してもチ
ップの面積は経済的制限により１．４倍に過ぎないの
で、相対的にメモリセルの面積は１／３倍に縮まって、
既存のキャパシタ構造では限られた面積内で十分大きい
セルキャパシタンスが確保できなかった。従って、制限
された面積内でより大きいキャパシタンスを得るための
方法の研究が要求された。特に、６４ＭＢ級のＤＲＡＭ
の実現のためには約１．５μｍ2 のメモリセル領域に十
分な蓄積容量が確保できる構造の開発が必要である。こ
のため、４ＭＢおよび１６ＭＢ ＤＲＡＭで使用されて
いる既存のトレンチ形キャパシタを備えるメモリセルを
微細化する方法が研究中であるが、この研究において解
決すべき第一の問題は微細化によるメモリセル間の漏れ
電流に対することである。前記漏れ電流は大きく２種の
経路があるが、その一つは隣接トレンチ間の漏れ電流で
あり、他の一つはストリッジ電極と隣接活性領域間の漏
れ電流である。
達成したが、現在ＤＲＡＭの集積度は４ＭＢ ＤＲＡＭ
が量産段階に入っており、１６ＭＢは量産に向かって早
い速度で開発しつつあり、６４ＭＢおよび２５６ＭＢは
開発のための活発な研究が進んでいる。このような半導
体メモリ装置は情報の読み出しと貯蔵のために大きい静
電容量をもつべきであるが、集積度が４倍増加してもチ
ップの面積は経済的制限により１．４倍に過ぎないの
で、相対的にメモリセルの面積は１／３倍に縮まって、
既存のキャパシタ構造では限られた面積内で十分大きい
セルキャパシタンスが確保できなかった。従って、制限
された面積内でより大きいキャパシタンスを得るための
方法の研究が要求された。特に、６４ＭＢ級のＤＲＡＭ
の実現のためには約１．５μｍ2 のメモリセル領域に十
分な蓄積容量が確保できる構造の開発が必要である。こ
のため、４ＭＢおよび１６ＭＢ ＤＲＡＭで使用されて
いる既存のトレンチ形キャパシタを備えるメモリセルを
微細化する方法が研究中であるが、この研究において解
決すべき第一の問題は微細化によるメモリセル間の漏れ
電流に対することである。前記漏れ電流は大きく２種の
経路があるが、その一つは隣接トレンチ間の漏れ電流で
あり、他の一つはストリッジ電極と隣接活性領域間の漏
れ電流である。
【０００４】このうち、前記隣接トレンチ間の漏れ電流
はトレンチ内部にストリッジ電極を形成する前に漏れ電
流防止用酸化膜を形成するＢＳＣＣ (Buried Stacked C
apacitor Cell)構造により防止されうるが、前記ストリ
ッジ電極の接触部からの不純物拡散の影響による前記ス
トリッジ電極と隣接活性領域間の接触部を通じた漏れ電
流はいまだ解決されなく、メモリセルの微細化に障害に
なっている。
はトレンチ内部にストリッジ電極を形成する前に漏れ電
流防止用酸化膜を形成するＢＳＣＣ (Buried Stacked C
apacitor Cell)構造により防止されうるが、前記ストリ
ッジ電極の接触部からの不純物拡散の影響による前記ス
トリッジ電極と隣接活性領域間の接触部を通じた漏れ電
流はいまだ解決されなく、メモリセルの微細化に障害に
なっている。
【０００５】前述した漏れ電流を防止すると共に、６４
ＭＢ級のＤＲＡＭに適用可能な新たなメモリセルが東芝
社により提案された（"Process Integration for 64M
DRAMusing An Asymmetrical Stacked Trench Capacitor
(AST) cell" by K. Sunouchi et al. IEDM 90, pp.647
〜650)。図１は従来のトレンチセルを示した簡略なレイ
アウトであり、図２は前記ＡＳＴセルを示した簡略なレ
イアウトである。
ＭＢ級のＤＲＡＭに適用可能な新たなメモリセルが東芝
社により提案された（"Process Integration for 64M
DRAMusing An Asymmetrical Stacked Trench Capacitor
(AST) cell" by K. Sunouchi et al. IEDM 90, pp.647
〜650)。図１は従来のトレンチセルを示した簡略なレイ
アウトであり、図２は前記ＡＳＴセルを示した簡略なレ
イアウトである。
【０００６】図１および図２を比較してみれば、まず図
１に示した前記トレンチセルにおいてはキャパシタを構
成するトレンチＴ１が活性領域Ｄ１に対して対称に配置
されていることに比べて、図２に示した前記ＡＳＴセル
においては前記トレンチＴ１がトランジスタを形成すべ
き活性領域Ｄ１に対して非対称に配置されており、前記
ＡＳＴセルにおいてはキャパシタの第１電極として使わ
れるストリッジ電極の接続部Ｃ１は前記活性領域Ｄ１内
に完全に入っており、トレンチＴ１内壁には基板と前記
トレンチを絶縁する酸化膜ＯＸ１が形成されている。こ
こで、図１および図２において、参照符号Ａは隣接する
素子形成領域間の距離を、Ｂは隣接するトレンチ間の距
離を、Ｃは活性領域とトレンチ間の距離をそれぞれ示
す。図１および図２において距離Ａは図１および図２に
おいて同一となっている反面、図２の距離ＢとＣは図１
におけるＢとＣより短く描かれている。前記ＡＳＴセル
のトレンチは非対称に配置されているので、ストリッジ
電極の接続部と隣接する活性領域間の距離を十分確保で
きて、これらの二領域間の漏れ電流が効果的に抑制でき
る。また、前記トレンチ内壁に形成された酸化膜ＯＸ１
により隣接するトレンチ間の漏れ電流も抑制できるので
メモリセルの微細化を可能にする。
１に示した前記トレンチセルにおいてはキャパシタを構
成するトレンチＴ１が活性領域Ｄ１に対して対称に配置
されていることに比べて、図２に示した前記ＡＳＴセル
においては前記トレンチＴ１がトランジスタを形成すべ
き活性領域Ｄ１に対して非対称に配置されており、前記
ＡＳＴセルにおいてはキャパシタの第１電極として使わ
れるストリッジ電極の接続部Ｃ１は前記活性領域Ｄ１内
に完全に入っており、トレンチＴ１内壁には基板と前記
トレンチを絶縁する酸化膜ＯＸ１が形成されている。こ
こで、図１および図２において、参照符号Ａは隣接する
素子形成領域間の距離を、Ｂは隣接するトレンチ間の距
離を、Ｃは活性領域とトレンチ間の距離をそれぞれ示
す。図１および図２において距離Ａは図１および図２に
おいて同一となっている反面、図２の距離ＢとＣは図１
におけるＢとＣより短く描かれている。前記ＡＳＴセル
のトレンチは非対称に配置されているので、ストリッジ
電極の接続部と隣接する活性領域間の距離を十分確保で
きて、これらの二領域間の漏れ電流が効果的に抑制でき
る。また、前記トレンチ内壁に形成された酸化膜ＯＸ１
により隣接するトレンチ間の漏れ電流も抑制できるので
メモリセルの微細化を可能にする。
【０００７】従って、前記ＡＳＴセルにおいては、トレ
ンチ周辺の分離特性に限られずトレンチ直径を大きくで
きるので十分な蓄積容量の確保も容易になる。図３は１
個のトレンチセルを備える従来の半導体メモリ装置の製
造方法を説明するための簡略なレイアウトであって、活
性領域を形成するためのマスクパターンＭ１は実線で描
かれており、トレンチを形成するためのトレンチパター
ンＰ１は鎖線で限定されており、トランジスタのソース
領域とキャパシタの第１電極であるストリッジ電極間の
接続部を形成するためのマスクパターンＰ２は一点鎖線
で限定されている。接続部を形成するためのマスクパタ
ーンＰ２以外の領域にはフォトレジストを形成する。従
って、後続する食刻工程時前記接続部を形成するための
パターンＰ２に従ってＮ領域のみ食刻され接続部が形成
される。これについてはさらに詳細に説明する。
ンチ周辺の分離特性に限られずトレンチ直径を大きくで
きるので十分な蓄積容量の確保も容易になる。図３は１
個のトレンチセルを備える従来の半導体メモリ装置の製
造方法を説明するための簡略なレイアウトであって、活
性領域を形成するためのマスクパターンＭ１は実線で描
かれており、トレンチを形成するためのトレンチパター
ンＰ１は鎖線で限定されており、トランジスタのソース
領域とキャパシタの第１電極であるストリッジ電極間の
接続部を形成するためのマスクパターンＰ２は一点鎖線
で限定されている。接続部を形成するためのマスクパタ
ーンＰ２以外の領域にはフォトレジストを形成する。従
って、後続する食刻工程時前記接続部を形成するための
パターンＰ２に従ってＮ領域のみ食刻され接続部が形成
される。これについてはさらに詳細に説明する。
【０００８】図４〜図８は、前記トレンチセルを備える
半導体メモリ装置の製造方法を説明するために示した断
面図であって、前記図３のレイアウトをａ−ａ’線に沿
って切った断面を示す。図４は半導体基板１００内にト
レンチ１０を形成する段階を示す。フィールド酸化膜１
０１の形成されている半導体基板１００上に、例えば酸
化膜および窒化膜を順次に積層することにより、第１絶
縁膜１および第２絶縁膜２を形成する。次いで、第２絶
縁膜２をパターニングした後、前記結果物の全面にＨＴ
Ｏ（高温酸化物）を蒸着して第３絶縁膜３を形成する。
次いで、前記第３絶縁膜３上にフォトレジストを塗布し
た後、図３のトレンチ形成のためのマスクパターンであ
るＰ１を適用して、露光および現像工程を経て第１フォ
トレジストパターン４を形成した後、第１フォトレジス
トパターン４をエッチングマスクとして第３絶縁膜３、
第２絶縁膜２、第１絶縁膜１および半導体基板を順次に
エッチングして前記半導体基板１００に所定深さにトレ
ンチ１０を形成する。
半導体メモリ装置の製造方法を説明するために示した断
面図であって、前記図３のレイアウトをａ−ａ’線に沿
って切った断面を示す。図４は半導体基板１００内にト
レンチ１０を形成する段階を示す。フィールド酸化膜１
０１の形成されている半導体基板１００上に、例えば酸
化膜および窒化膜を順次に積層することにより、第１絶
縁膜１および第２絶縁膜２を形成する。次いで、第２絶
縁膜２をパターニングした後、前記結果物の全面にＨＴ
Ｏ（高温酸化物）を蒸着して第３絶縁膜３を形成する。
次いで、前記第３絶縁膜３上にフォトレジストを塗布し
た後、図３のトレンチ形成のためのマスクパターンであ
るＰ１を適用して、露光および現像工程を経て第１フォ
トレジストパターン４を形成した後、第１フォトレジス
トパターン４をエッチングマスクとして第３絶縁膜３、
第２絶縁膜２、第１絶縁膜１および半導体基板を順次に
エッチングして前記半導体基板１００に所定深さにトレ
ンチ１０を形成する。
【０００９】図５は漏れ電流防止膜１１の形成段階を示
す。前記第１フォトレジストパターンを除去した後、前
記トレンチ１０内の半導体基板１００の表面部を熱酸化
して前記トレンチ１０の内面に、隣接するトレンチ間の
漏れ電流を防止するための漏れ電流防止膜１１を形成す
る。図６は接続部ＣＡの形成段階を示す。前記トレンチ
１０内部に形成されるキャパシタのストリッジ電極と、
トランジスタのソース領域とを接続する接続部ＣＡを形
成するために、まず前記図５の段階後結果物の全面にフ
ォトレジストを塗布した後、前記図３のマスクパターン
Ｐ２を適用して、マスク露光および現像などの工程を経
て、図６に示した通り第２フォトレジストパターン５を
形成する。次いで、前記第２フォトレジストパターン５
をマスクとして前記漏れ電流防止膜１１の一部を除去す
ることにより、前記キャパシタの第１電極であるストリ
ッジ電極の接続部ＣＡを形成する。前記接続部の形成工
程により前記ストリッジ電極の接続部は完全に活性領域
内に入れ、これによって隣接する活性領域との距離を十
分に確保できる。
す。前記第１フォトレジストパターンを除去した後、前
記トレンチ１０内の半導体基板１００の表面部を熱酸化
して前記トレンチ１０の内面に、隣接するトレンチ間の
漏れ電流を防止するための漏れ電流防止膜１１を形成す
る。図６は接続部ＣＡの形成段階を示す。前記トレンチ
１０内部に形成されるキャパシタのストリッジ電極と、
トランジスタのソース領域とを接続する接続部ＣＡを形
成するために、まず前記図５の段階後結果物の全面にフ
ォトレジストを塗布した後、前記図３のマスクパターン
Ｐ２を適用して、マスク露光および現像などの工程を経
て、図６に示した通り第２フォトレジストパターン５を
形成する。次いで、前記第２フォトレジストパターン５
をマスクとして前記漏れ電流防止膜１１の一部を除去す
ることにより、前記キャパシタの第１電極であるストリ
ッジ電極の接続部ＣＡを形成する。前記接続部の形成工
程により前記ストリッジ電極の接続部は完全に活性領域
内に入れ、これによって隣接する活性領域との距離を十
分に確保できる。
【００１０】図７はキャパシタの第１電極であるストリ
ッジ電極１３および誘電体膜１５の形成段階を示す。前
記第２フォトレジストパターン５を除去した後、収得し
た結果物の全面に不純物がドーピングされた多結晶シリ
コンを蒸着して第１導電層を形成し、これをパターニン
グすることによりキャパシタの第１電極として使われる
ストリッジ電極１３を形成する。次いで、前記ストリッ
ジ電極１３上に誘電物質を塗布してキャパシタの誘電体
膜１５を形成する。
ッジ電極１３および誘電体膜１５の形成段階を示す。前
記第２フォトレジストパターン５を除去した後、収得し
た結果物の全面に不純物がドーピングされた多結晶シリ
コンを蒸着して第１導電層を形成し、これをパターニン
グすることによりキャパシタの第１電極として使われる
ストリッジ電極１３を形成する。次いで、前記ストリッ
ジ電極１３上に誘電物質を塗布してキャパシタの誘電体
膜１５を形成する。
【００１１】図８はキャパシタの第２電極であるプレー
ト電極１７およびトランジスタの形成段階を示す。前記
誘電体膜１５が形成された結果物の全面に不純物がドー
ピングされた多結晶シリコンを蒸着して第２導電層を形
成し、これをパターニングすることによりキャパシタの
第２電極として使われるプレート電極１７を形成する。
こうして、前記ストリッジ電極１３、誘電体膜１５およ
びプレート電極１７からなるキャパシタを完成する。こ
こで、参照符号Ｓ１およびＳ２は前記第２導電層を食刻
してプレート電極を形成する時、第２導電層の食刻量に
よるプレート電極のプロフィールを示す。前記キャパシ
タの形成後、通常の方法で示した通りゲート電極Ｇ、ソ
ース２０およびドレイン領域（図示せず）を形成するこ
とによりトランジスタを完成することになる。
ト電極１７およびトランジスタの形成段階を示す。前記
誘電体膜１５が形成された結果物の全面に不純物がドー
ピングされた多結晶シリコンを蒸着して第２導電層を形
成し、これをパターニングすることによりキャパシタの
第２電極として使われるプレート電極１７を形成する。
こうして、前記ストリッジ電極１３、誘電体膜１５およ
びプレート電極１７からなるキャパシタを完成する。こ
こで、参照符号Ｓ１およびＳ２は前記第２導電層を食刻
してプレート電極を形成する時、第２導電層の食刻量に
よるプレート電極のプロフィールを示す。前記キャパシ
タの形成後、通常の方法で示した通りゲート電極Ｇ、ソ
ース２０およびドレイン領域（図示せず）を形成するこ
とによりトランジスタを完成することになる。
【００１２】前述したとおりの従来のトレンチセルを備
えた半導体メモリ装置の製造方法において、前記キャパ
シタの第２電極として使われるプレート電極を形成する
ために、不純物がドーピングされた多結晶シリコンから
構成された第２導電層を写真食刻工程を通じてパターニ
ングする際、前記図８に示した通り参照符号Ｓ１または
Ｓ２のプロフィールを有するプレート電極１７となりう
る。
えた半導体メモリ装置の製造方法において、前記キャパ
シタの第２電極として使われるプレート電極を形成する
ために、不純物がドーピングされた多結晶シリコンから
構成された第２導電層を写真食刻工程を通じてパターニ
ングする際、前記図８に示した通り参照符号Ｓ１または
Ｓ２のプロフィールを有するプレート電極１７となりう
る。
【００１３】プレート電極１７がＳ１プロフィールを有
すれば、前記プレート電極１７が占有するスペースＤに
より、ディバイスの高集積化が進むと工程上のマージン
が足りなくなる問題が生ずる。また、前記第２導電層が
過多食刻されプロフィールＳ２を有するプレート電極１
７が形成されれば、前記食刻工程時誘電体膜１５が露出
され損傷を受ける確率が高くなり、よって収得した半導
体装置の信頼性を劣化させる。同じ問題が前記ＡＳＴセ
ルにおいても生じ、特に従来のＡＳＴセルにおいてはセ
ル間の距離が従来のトレンチセルより短くてこのような
問題がさらに深刻になる。
すれば、前記プレート電極１７が占有するスペースＤに
より、ディバイスの高集積化が進むと工程上のマージン
が足りなくなる問題が生ずる。また、前記第２導電層が
過多食刻されプロフィールＳ２を有するプレート電極１
７が形成されれば、前記食刻工程時誘電体膜１５が露出
され損傷を受ける確率が高くなり、よって収得した半導
体装置の信頼性を劣化させる。同じ問題が前記ＡＳＴセ
ルにおいても生じ、特に従来のＡＳＴセルにおいてはセ
ル間の距離が従来のトレンチセルより短くてこのような
問題がさらに深刻になる。
【００１４】
【発明が解決しようとする課題】本発明の目的は、前述
した問題点を解決するために自己整合されたキャパシタ
の第２電極を備える半導体メモリ装置を提供することで
ある。本発明の他の目的は、自己整合されたキャパシタ
の第２電極を備える半導体メモリ装置の製造方法を提供
することである。
した問題点を解決するために自己整合されたキャパシタ
の第２電極を備える半導体メモリ装置を提供することで
ある。本発明の他の目的は、自己整合されたキャパシタ
の第２電極を備える半導体メモリ装置の製造方法を提供
することである。
【００１５】
【課題を解決するための手段】前述した目的を達成する
ために、本発明は半導体基板内に形成されフィールド酸
化膜と接するトレンチと、前記トレンチの内面上に形成
された第１電極と、前記第１電極を覆う誘電体膜と、前
記誘電体膜上に形成されトレンチを埋め込み不純物拡散
領域と接する第２電極とを備えるキャパシタを含む半導
体メモリ装置を提供する。
ために、本発明は半導体基板内に形成されフィールド酸
化膜と接するトレンチと、前記トレンチの内面上に形成
された第１電極と、前記第１電極を覆う誘電体膜と、前
記誘電体膜上に形成されトレンチを埋め込み不純物拡散
領域と接する第２電極とを備えるキャパシタを含む半導
体メモリ装置を提供する。
【００１６】また、本発明は半導体基板の活性領域に形
成されており、ゲート電極、ソースおよびドレイン領域
を備えるトランジスタと、半導体基板のリセスされた部
分に形成され活性領域を限定するフィールド酸化膜と、
半導体基板内に形成されフィールド酸化膜およびソース
領域に接するように形成されたトレンチと、接触窓にな
る領域を除いたトレンチの内面に形成された漏れ電流防
止膜と、トレンチの内壁に形成され接触窓を通じてソー
ス領域と連結される第１電極と、第１電極およびフィー
ルド酸化膜を覆う誘電体膜と、トレンチを埋め込み、ソ
ース領域とは少なくとも誘電体膜を介して隣接し、かつ
平坦になった表面を有するよう誘電体膜上に形成される
第２電極とを備える半導体メモリ装置を提供する。
成されており、ゲート電極、ソースおよびドレイン領域
を備えるトランジスタと、半導体基板のリセスされた部
分に形成され活性領域を限定するフィールド酸化膜と、
半導体基板内に形成されフィールド酸化膜およびソース
領域に接するように形成されたトレンチと、接触窓にな
る領域を除いたトレンチの内面に形成された漏れ電流防
止膜と、トレンチの内壁に形成され接触窓を通じてソー
ス領域と連結される第１電極と、第１電極およびフィー
ルド酸化膜を覆う誘電体膜と、トレンチを埋め込み、ソ
ース領域とは少なくとも誘電体膜を介して隣接し、かつ
平坦になった表面を有するよう誘電体膜上に形成される
第２電極とを備える半導体メモリ装置を提供する。
【００１７】前述した他の目的を達成するために、本発
明は半導体基板の活性領域上に電極パターンを自己整合
的に形成するための絶縁膜パターンを形成する段階と、
半導体基板内にトレンチを形成する段階と、前記トレン
チと前記絶縁膜パターンを備えた半導体基板の全面に導
電物質を沈積して前記トレンチを埋め込む導伝層を形成
する段階と、前記導電層を前記絶縁膜パターンが露出さ
れる時まで研磨して表面が平坦になった電極を形成する
段階と、前記絶縁膜パターンを除去する段階とを備える
ことを特徴とする半導体メモリ装置の製造方法を提供す
る。
明は半導体基板の活性領域上に電極パターンを自己整合
的に形成するための絶縁膜パターンを形成する段階と、
半導体基板内にトレンチを形成する段階と、前記トレン
チと前記絶縁膜パターンを備えた半導体基板の全面に導
電物質を沈積して前記トレンチを埋め込む導伝層を形成
する段階と、前記導電層を前記絶縁膜パターンが露出さ
れる時まで研磨して表面が平坦になった電極を形成する
段階と、前記絶縁膜パターンを除去する段階とを備える
ことを特徴とする半導体メモリ装置の製造方法を提供す
る。
【００１８】本発明の一実施態様によれば、半導体基板
に活性領域を限定する凹部を有するフィールド酸化膜を
形成する段階と、前記フィールド酸化膜に対して段差を
有し、前記活性領域に電極を自己整合的に形成するため
の絶縁膜パターンを形成する段階と、前記フィールド酸
化膜、絶縁膜パターンおよび半導体基板の表面部を部分
的に除去することにより半導体基板にトレンチを形成す
る段階と、前記トレンチ内壁に前記半導体基板の不純物
ドーピング領域と電気的に連結された第１電極を形成す
る段階と、前記第１電極上に誘電体膜を塗布する段階
と、前記トレンチを埋め込む表面が平坦になった第２電
極を形成する段階と、前記絶縁膜パターンを除去する段
階とを備えてなる半導体メモリ装置の製造方法を提供す
る。
に活性領域を限定する凹部を有するフィールド酸化膜を
形成する段階と、前記フィールド酸化膜に対して段差を
有し、前記活性領域に電極を自己整合的に形成するため
の絶縁膜パターンを形成する段階と、前記フィールド酸
化膜、絶縁膜パターンおよび半導体基板の表面部を部分
的に除去することにより半導体基板にトレンチを形成す
る段階と、前記トレンチ内壁に前記半導体基板の不純物
ドーピング領域と電気的に連結された第１電極を形成す
る段階と、前記第１電極上に誘電体膜を塗布する段階
と、前記トレンチを埋め込む表面が平坦になった第２電
極を形成する段階と、前記絶縁膜パターンを除去する段
階とを備えてなる半導体メモリ装置の製造方法を提供す
る。
【００１９】本発明の他の実施態様によれば、半導体基
板上に活性領域を限定する凹部を有するフィールド酸化
膜を形成する段階と、前記フィールド酸化膜に対して段
差をもち、活性領域に電極を自己整合的に形成するため
の絶縁膜パターンを形成する段階と、前記フィールド酸
化膜、前記絶縁膜パターンおよび半導体基板の表面部を
部分的に除去することにより第１トレンチを形成する段
階と、接触窓が形成される第１トレンチの表面部に酸化
防止スペーサを形成する段階と、半導体基板に前記第１
トレンチを通じて前記第１トレンチより深い第２トレン
チを形成する段階と、前記酸化防止スペーサを酸化マス
クとして用いてトレンチの内部を熱酸化することによ
り、漏れ電流防止膜を形成する段階と、前記酸化防止ス
ペーサを除去して前記接触窓を形成する段階と、トレン
チの内壁に接触窓を通じて半導体基板の不純物ドーピン
グ領域と電気的に連結された第１電極を形成する段階
と、第１電極とフィールド酸化膜の全面に誘電体膜を塗
布する段階と、誘電体膜の全面に導電物質を沈積して第
２トレンチを埋め込む導電層を形成する段階と、絶縁膜
パターンの表面が露出される時まで導電層を研磨するこ
とにより、平坦になった表面を有し第２トレンチを埋め
込む第２電極を形成する段階と、絶縁膜パターンを除去
する段階と、トランジスタのゲート電極、ソースおよび
ドレイン領域を形成する段階とを備えてなる半導体メモ
リ装置の製造方法を提供する。
板上に活性領域を限定する凹部を有するフィールド酸化
膜を形成する段階と、前記フィールド酸化膜に対して段
差をもち、活性領域に電極を自己整合的に形成するため
の絶縁膜パターンを形成する段階と、前記フィールド酸
化膜、前記絶縁膜パターンおよび半導体基板の表面部を
部分的に除去することにより第１トレンチを形成する段
階と、接触窓が形成される第１トレンチの表面部に酸化
防止スペーサを形成する段階と、半導体基板に前記第１
トレンチを通じて前記第１トレンチより深い第２トレン
チを形成する段階と、前記酸化防止スペーサを酸化マス
クとして用いてトレンチの内部を熱酸化することによ
り、漏れ電流防止膜を形成する段階と、前記酸化防止ス
ペーサを除去して前記接触窓を形成する段階と、トレン
チの内壁に接触窓を通じて半導体基板の不純物ドーピン
グ領域と電気的に連結された第１電極を形成する段階
と、第１電極とフィールド酸化膜の全面に誘電体膜を塗
布する段階と、誘電体膜の全面に導電物質を沈積して第
２トレンチを埋め込む導電層を形成する段階と、絶縁膜
パターンの表面が露出される時まで導電層を研磨するこ
とにより、平坦になった表面を有し第２トレンチを埋め
込む第２電極を形成する段階と、絶縁膜パターンを除去
する段階と、トランジスタのゲート電極、ソースおよび
ドレイン領域を形成する段階とを備えてなる半導体メモ
リ装置の製造方法を提供する。
【００２０】
【作用】キャパシタの第２電極であるプレート電極は活
性領域上に密接的に侵出しないので活性領域面を占有せ
ず、活性領域と接しているプレート電極は絶縁膜パター
ンとフィールド酸化膜間の段差を用いて自己整合的に形
成しうる。
性領域上に密接的に侵出しないので活性領域面を占有せ
ず、活性領域と接しているプレート電極は絶縁膜パター
ンとフィールド酸化膜間の段差を用いて自己整合的に形
成しうる。
【００２１】
【実施例】以下、添付した図面に基づき本発明を詳細に
説明する。図９は本発明の一例による半導体メモリ装置
の製造方法を説明するための簡略なレイアウトである。
ここで、実線で描かれた部分が活性領域を形成するため
のマスクパターンＭ２であり、点線からなった長方形の
なかに限定された部分が酸化防止スペーサを形成するた
めのマスクパターンＭ３であり、実線で描かれて斜線が
引かれた部分がプレート電極を自己整合的に形成するた
めの絶縁膜パターンを形成するためのマスクパターンＰ
３であり、一点鎖線で表示された部分がトレンチ形成の
ためのマスクパターンＰ４である。
説明する。図９は本発明の一例による半導体メモリ装置
の製造方法を説明するための簡略なレイアウトである。
ここで、実線で描かれた部分が活性領域を形成するため
のマスクパターンＭ２であり、点線からなった長方形の
なかに限定された部分が酸化防止スペーサを形成するた
めのマスクパターンＭ３であり、実線で描かれて斜線が
引かれた部分がプレート電極を自己整合的に形成するた
めの絶縁膜パターンを形成するためのマスクパターンＰ
３であり、一点鎖線で表示された部分がトレンチ形成の
ためのマスクパターンＰ４である。
【００２２】図１０〜図１６は本発明による半導体メモ
リ装置の製造方法の一実施例を説明するための図面で、
前記図９のレイアウトをｂ−ｂ’線に沿って切った断面
図である。図１０はフィールド酸化膜２０１とプレート
電極を自己整合的に形成するための絶縁膜パターン２２
を形成する段階を示す。
リ装置の製造方法の一実施例を説明するための図面で、
前記図９のレイアウトをｂ−ｂ’線に沿って切った断面
図である。図１０はフィールド酸化膜２０１とプレート
電極を自己整合的に形成するための絶縁膜パターン２２
を形成する段階を示す。
【００２３】より具体的には、隣接活性領域を電気的に
分離させるためのフィールド酸化膜２０１を第１導電形
の半導体基板２００上に形成する。この際、キャパシタ
の第２電極であるプレート電極を自己整合的に形成する
ために、全体フィールド酸化膜の７０％以上が基板表面
から下にリセスされるように形成して、半導体基板２０
０の表面から上へ１、０００Å以内の厚さに突出するよ
うに形成するのが好適である。このフィールド酸化膜２
０１は、例えばフィールド酸化膜が形成される位置の半
導体基板２００上に凹部を形成し、この凹部を選択的に
酸化することにより形成される。次いで、前記フィール
ド酸化膜２０１が形成されている半導体基板２００の全
面に第１マスキング膜としてパッド酸化膜２１を形成
し、前記パッド酸化膜２１上に第２マスキング膜として
第１絶縁膜を、例えばシリコン窒化膜Ｓｉ3 Ｎ4 を形成
する。この際、前記第１絶縁膜は前記フィールド酸化膜
２０１と前記第１絶縁膜の段差Ｈを大きくするために
１，０００Å以上の厚さに形成するのが好適である。次
いで、前記図９のマスクパターンＭ３を適用して前記第
１絶縁膜をパターニングすることによりプレート電極を
自己整合的に形成するためのマスキングパターンである
絶縁膜パターン２２を形成する。
分離させるためのフィールド酸化膜２０１を第１導電形
の半導体基板２００上に形成する。この際、キャパシタ
の第２電極であるプレート電極を自己整合的に形成する
ために、全体フィールド酸化膜の７０％以上が基板表面
から下にリセスされるように形成して、半導体基板２０
０の表面から上へ１、０００Å以内の厚さに突出するよ
うに形成するのが好適である。このフィールド酸化膜２
０１は、例えばフィールド酸化膜が形成される位置の半
導体基板２００上に凹部を形成し、この凹部を選択的に
酸化することにより形成される。次いで、前記フィール
ド酸化膜２０１が形成されている半導体基板２００の全
面に第１マスキング膜としてパッド酸化膜２１を形成
し、前記パッド酸化膜２１上に第２マスキング膜として
第１絶縁膜を、例えばシリコン窒化膜Ｓｉ3 Ｎ4 を形成
する。この際、前記第１絶縁膜は前記フィールド酸化膜
２０１と前記第１絶縁膜の段差Ｈを大きくするために
１，０００Å以上の厚さに形成するのが好適である。次
いで、前記図９のマスクパターンＭ３を適用して前記第
１絶縁膜をパターニングすることによりプレート電極を
自己整合的に形成するためのマスキングパターンである
絶縁膜パターン２２を形成する。
【００２４】図１１は第２絶縁膜２３と第１トレンチを
形成するためのフォトレジストパターン２４を形成する
段階を示す。図１０の段階後結果物の全面に第３マスキ
ング膜として第２絶縁膜２３を、例えばＨＴＯ膜を形成
し、前記第２絶縁膜２３上にフォトレジストを塗布した
後、トレンチ形成領域を限定するためのマスクパターン
である前記図９のＰ４を適用して露光および現像などの
工程を経て、トレンチを形成するための第１フォトレジ
ストパターン２４を形成する。
形成するためのフォトレジストパターン２４を形成する
段階を示す。図１０の段階後結果物の全面に第３マスキ
ング膜として第２絶縁膜２３を、例えばＨＴＯ膜を形成
し、前記第２絶縁膜２３上にフォトレジストを塗布した
後、トレンチ形成領域を限定するためのマスクパターン
である前記図９のＰ４を適用して露光および現像などの
工程を経て、トレンチを形成するための第１フォトレジ
ストパターン２４を形成する。
【００２５】図１２は第１トレンチ２５と熱酸化防止ス
ペーサ２６を形成する段階を示す。より具体的には、前
記フォトレジストパターン２４をエッチングマスクとし
て通常の反応性イオンエッチング法で第２絶縁膜２３、
絶縁膜パターン２２の一部、パッド酸化膜２１、半導体
基板２００の一部およびフィールド酸化膜２０１を順次
に異方性食刻して、前記半導体基板に５，０００Å程度
の深さの第１トレンチ２５を形成する。次いで、フォト
レジストパターン２４を除去した後結果物の全面に、基
板の熱酸化を防止するための熱酸化防止膜として、例え
ばシリコン窒化膜Ｓｉ3 Ｎ4 を形成させる。そして、前
記熱酸化防止膜を異方性食刻して前記第１トレンチ２５
の内壁にスペーサを形成した後、図９のマスクパターン
Ｍ３を用いてトランジスタのソース領域とキャパシタの
第１電極との接触窓になる部分を除いた残りの部分のス
ペーサを部分的に除去して熱酸化防止スペーサ２６を形
成する。ここで、熱酸化防止スペーサ２６は第１トレン
チ２５の接続部が後に続く酸化段階で酸化されることを
防止する。
ペーサ２６を形成する段階を示す。より具体的には、前
記フォトレジストパターン２４をエッチングマスクとし
て通常の反応性イオンエッチング法で第２絶縁膜２３、
絶縁膜パターン２２の一部、パッド酸化膜２１、半導体
基板２００の一部およびフィールド酸化膜２０１を順次
に異方性食刻して、前記半導体基板に５，０００Å程度
の深さの第１トレンチ２５を形成する。次いで、フォト
レジストパターン２４を除去した後結果物の全面に、基
板の熱酸化を防止するための熱酸化防止膜として、例え
ばシリコン窒化膜Ｓｉ3 Ｎ4 を形成させる。そして、前
記熱酸化防止膜を異方性食刻して前記第１トレンチ２５
の内壁にスペーサを形成した後、図９のマスクパターン
Ｍ３を用いてトランジスタのソース領域とキャパシタの
第１電極との接触窓になる部分を除いた残りの部分のス
ペーサを部分的に除去して熱酸化防止スペーサ２６を形
成する。ここで、熱酸化防止スペーサ２６は第１トレン
チ２５の接続部が後に続く酸化段階で酸化されることを
防止する。
【００２６】図１３は第２トレンチ２７と漏れ電流防止
膜２８を形成する段階を示す。図１２の段階後、前記第
１トレンチを通じて第２絶縁膜２３をエッチングマスク
として用いて、前記半導体基板２００を異方性食刻して
前記第１トレンチ２５より深い５μｍ（５０，０００
Å）程度の深さの第２トレンチを形成する。次いで、前
記第２トレンチ２７の内壁を熱酸化して前記トレンチ２
７の内壁に、隣接するトレンチ間の漏れ電流を防止する
ための漏れ電流防止膜２８を形成する。
膜２８を形成する段階を示す。図１２の段階後、前記第
１トレンチを通じて第２絶縁膜２３をエッチングマスク
として用いて、前記半導体基板２００を異方性食刻して
前記第１トレンチ２５より深い５μｍ（５０，０００
Å）程度の深さの第２トレンチを形成する。次いで、前
記第２トレンチ２７の内壁を熱酸化して前記トレンチ２
７の内壁に、隣接するトレンチ間の漏れ電流を防止する
ための漏れ電流防止膜２８を形成する。
【００２７】図１４はキャパシタのストリッジ電極２９
と誘電体膜３０を形成する段階を示す。熱酸化防止スペ
ーサ２６を除去して、トランジスタのソース領域とキャ
パシタの第１電極を接続させる接触窓が形成される部分
に第２トレンチ内壁の一部を露出させた後、結果物の全
面にキャパシタの第１電極を形成するための導電物質
で、例えば不純物がドーピングされた多結晶シリコンを
蒸着して第１導電層を形成した後、第１導電層を異方性
食刻することにより第２トレンチ２７の内部の側壁に、
接触窓を通じて半導体基板２００に連結されたキャパシ
タの第１電極であるストリッジ電極２９を形成する。次
いで、ストリッジ電極２９が形成された結果物の全面に
誘電体膜３０を形成する。本発明において使われる誘電
体膜としては、例えば酸化膜／窒化膜／酸化膜（ＯＮＯ
膜）、または酸化膜／窒化膜（ＮＯ膜）、酸化膜などが
挙げられる。
と誘電体膜３０を形成する段階を示す。熱酸化防止スペ
ーサ２６を除去して、トランジスタのソース領域とキャ
パシタの第１電極を接続させる接触窓が形成される部分
に第２トレンチ内壁の一部を露出させた後、結果物の全
面にキャパシタの第１電極を形成するための導電物質
で、例えば不純物がドーピングされた多結晶シリコンを
蒸着して第１導電層を形成した後、第１導電層を異方性
食刻することにより第２トレンチ２７の内部の側壁に、
接触窓を通じて半導体基板２００に連結されたキャパシ
タの第１電極であるストリッジ電極２９を形成する。次
いで、ストリッジ電極２９が形成された結果物の全面に
誘電体膜３０を形成する。本発明において使われる誘電
体膜としては、例えば酸化膜／窒化膜／酸化膜（ＯＮＯ
膜）、または酸化膜／窒化膜（ＮＯ膜）、酸化膜などが
挙げられる。
【００２８】図１５はプレート電極３１’を形成する段
階を示す。この段階は本発明において一番大切な部分
で、図１４の段階後結果物の全面に導電物質、例えば不
純物がドーピングされた多結晶シリコンを蒸着して前記
第２トレンチ２７を完全に埋め込む第２導電層３１を形
成する。次いで、前記プレート電極を自己整合的に形成
するための絶縁膜パターン２２と凹部が形成されたフィ
ールド酸化膜２０１間の段差を用いて化学的機械的研磨
法（ＣＭＰ；Chemical Mechanical Polishing)を用いて
前記第２導電層３１をパターニングしてキャパシタの第
２電極であるプレート電極３１’を形成する。前記ＣＭ
Ｐ工程は当業者に公知のことである（Silicon Processi
ng for the VLSI Era by S. Wolf, Vol.2. 1990, pp.23
8 〜239)。この際、前記研磨工程は絶縁膜パターン２２
の表面が露出される時まで施す。研磨段階を行うことに
より、絶縁膜パターン２２が形成される部分を除いた残
り領域に前記第２トレンチ２７を埋め込むプレート電極
３１’を形成するように半導体ウェーハの表面を平坦に
する。また、絶縁膜パターン２２とフィールド酸化膜２
０１間の段差Ｈによりフィールド酸化膜２０１は研磨工
程後においても露出されずこの工程の結果得られたプレ
ート電極３１’は隣接したセルと連結される。この際、
符号Ｉはこの結果得られた平坦になった表面を示す。
階を示す。この段階は本発明において一番大切な部分
で、図１４の段階後結果物の全面に導電物質、例えば不
純物がドーピングされた多結晶シリコンを蒸着して前記
第２トレンチ２７を完全に埋め込む第２導電層３１を形
成する。次いで、前記プレート電極を自己整合的に形成
するための絶縁膜パターン２２と凹部が形成されたフィ
ールド酸化膜２０１間の段差を用いて化学的機械的研磨
法（ＣＭＰ；Chemical Mechanical Polishing)を用いて
前記第２導電層３１をパターニングしてキャパシタの第
２電極であるプレート電極３１’を形成する。前記ＣＭ
Ｐ工程は当業者に公知のことである（Silicon Processi
ng for the VLSI Era by S. Wolf, Vol.2. 1990, pp.23
8 〜239)。この際、前記研磨工程は絶縁膜パターン２２
の表面が露出される時まで施す。研磨段階を行うことに
より、絶縁膜パターン２２が形成される部分を除いた残
り領域に前記第２トレンチ２７を埋め込むプレート電極
３１’を形成するように半導体ウェーハの表面を平坦に
する。また、絶縁膜パターン２２とフィールド酸化膜２
０１間の段差Ｈによりフィールド酸化膜２０１は研磨工
程後においても露出されずこの工程の結果得られたプレ
ート電極３１’は隣接したセルと連結される。この際、
符号Ｉはこの結果得られた平坦になった表面を示す。
【００２９】図１６は本発明の方法により得られたキャ
パシタを含む半導体装置を示す。図１５の段階後、前記
絶縁膜パターン２２を除去することにより、ストリッジ
電極２９、誘電体膜３０および平坦になった表面を有す
るプレート電極３１を備えるキャパシタを完成する。次
いで、ゲート絶縁膜４０により半導体基板２００から分
離されたゲート電極３２と活性領域の半導体基板の一部
に形成されたソース領域３３およびドレイン（図示せ
ず）領域を従来の製造方法で形成して半導体メモリ装置
を完成する。図１５に示した通り、プレート電極３１’
は前記キャパシタの第２電極をパターニングするための
ソース領域３３上のスペースを不必要に占有しないの
で、工程上のマージンを容易に確保できる。
パシタを含む半導体装置を示す。図１５の段階後、前記
絶縁膜パターン２２を除去することにより、ストリッジ
電極２９、誘電体膜３０および平坦になった表面を有す
るプレート電極３１を備えるキャパシタを完成する。次
いで、ゲート絶縁膜４０により半導体基板２００から分
離されたゲート電極３２と活性領域の半導体基板の一部
に形成されたソース領域３３およびドレイン（図示せ
ず）領域を従来の製造方法で形成して半導体メモリ装置
を完成する。図１５に示した通り、プレート電極３１’
は前記キャパシタの第２電極をパターニングするための
ソース領域３３上のスペースを不必要に占有しないの
で、工程上のマージンを容易に確保できる。
【００３０】図１６に示した通り、本発明による半導体
装置は活性領域を限定するフィールド酸化膜２０１、前
記活性領域内に形成されたゲート電極３２、ソース領域
３３およびドレイン領域（図示せず）、前記フィールド
酸化膜２０１と接するトレンチ２７、ソース領域３３を
トレンチ２７に接続させる接触窓を除いたトレンチ２７
の内壁に形成された漏れ電流防止膜２８、前記接触窓を
通じてソース領域３３と電気的に連結されたトレンチ２
７の内壁に形成されたストリッジ電極２９、前記ストリ
ッジ電極２９とフィールド酸化膜２０１を覆う誘電体膜
３０と、前記誘電体膜３０上に形成されトレンチ２７を
埋め込むように形成されたプレート電極３１’を備え
る。プレート電極３１’は平坦な表面を有し、垂直側壁
がトレンチ２７の外郭側壁の真上に存し、ソース領域３
３と隣接するように形成される。
装置は活性領域を限定するフィールド酸化膜２０１、前
記活性領域内に形成されたゲート電極３２、ソース領域
３３およびドレイン領域（図示せず）、前記フィールド
酸化膜２０１と接するトレンチ２７、ソース領域３３を
トレンチ２７に接続させる接触窓を除いたトレンチ２７
の内壁に形成された漏れ電流防止膜２８、前記接触窓を
通じてソース領域３３と電気的に連結されたトレンチ２
７の内壁に形成されたストリッジ電極２９、前記ストリ
ッジ電極２９とフィールド酸化膜２０１を覆う誘電体膜
３０と、前記誘電体膜３０上に形成されトレンチ２７を
埋め込むように形成されたプレート電極３１’を備え
る。プレート電極３１’は平坦な表面を有し、垂直側壁
がトレンチ２７の外郭側壁の真上に存し、ソース領域３
３と隣接するように形成される。
【００３１】本発明は前記実施例に限らず、本発明の技
術的思想を逸脱しない範囲内で当分野の通常の知識をも
つものにより多くの変形が可能なのは当然である。
術的思想を逸脱しない範囲内で当分野の通常の知識をも
つものにより多くの変形が可能なのは当然である。
【００３２】
【発明の効果】以上述べたように、本発明による半導体
メモリ装置の製造方法の一例によれば、プレート電極は
ソース拡散領域およびソース電極部分と誘電体膜を介し
て隣接配置されるので後に続く工程で十分なプロセスマ
ージンが確保できてＡＳＴセルを備える高集積ＤＲＡＭ
製造が可能になる他に、プレート電極３１’とソース電
極を誘電体膜を介して隣接できるため、ストリッジ容量
を増加させることもできる。もちろん、誘電体膜とソー
ス電極の間に他の絶縁性スペーサを形成することも可能
である。
メモリ装置の製造方法の一例によれば、プレート電極は
ソース拡散領域およびソース電極部分と誘電体膜を介し
て隣接配置されるので後に続く工程で十分なプロセスマ
ージンが確保できてＡＳＴセルを備える高集積ＤＲＡＭ
製造が可能になる他に、プレート電極３１’とソース電
極を誘電体膜を介して隣接できるため、ストリッジ容量
を増加させることもできる。もちろん、誘電体膜とソー
ス電極の間に他の絶縁性スペーサを形成することも可能
である。
【００３３】また、半導体基板の凹部を有するフィール
ド酸化膜と絶縁膜パターンとの段差を用いて活性領域と
接するプレート電極を自己整合的に形成することによ
り、プレート電極を形成するための第２導電層の食刻工
程中にキャパシタの誘電体膜に損傷を与えない。従っ
て、信頼性の高い半導体メモリ装置を製造することがで
きる。
ド酸化膜と絶縁膜パターンとの段差を用いて活性領域と
接するプレート電極を自己整合的に形成することによ
り、プレート電極を形成するための第２導電層の食刻工
程中にキャパシタの誘電体膜に損傷を与えない。従っ
て、信頼性の高い半導体メモリ装置を製造することがで
きる。
【図１】従来のトレンチセルを示した簡略なレイアウト
である。
である。
【図２】従来のＡＳＴセルを示した簡略なレイアウトで
ある。
ある。
【図３】トレンチセルを備える従来の半導体メモリ装置
の製造方法を示す簡略なレイアウトである。
の製造方法を示す簡略なレイアウトである。
【図４】トレンチセルを備えた従来の半導体半導体メモ
リ装置の製造方法を説明するための図面である。
リ装置の製造方法を説明するための図面である。
【図５】トレンチセルを備えた従来の半導体半導体メモ
リ装置の製造方法を説明するための図面である。
リ装置の製造方法を説明するための図面である。
【図６】トレンチセルを備えた従来の半導体半導体メモ
リ装置の製造方法を説明するための図面である。
リ装置の製造方法を説明するための図面である。
【図７】トレンチセルを備えた従来の半導体半導体メモ
リ装置の製造方法を説明するための図面である。
リ装置の製造方法を説明するための図面である。
【図８】トレンチセルを備えた従来の半導体半導体メモ
リ装置の製造方法を説明するための図面である。
リ装置の製造方法を説明するための図面である。
【図９】本発明による半導体メモリ装置を説明するため
の簡略なレイアウトである。
の簡略なレイアウトである。
【図１０】本発明による半導体メモリ装置の製造方法を
説明するための図面である。
説明するための図面である。
【図１１】本発明による半導体メモリ装置の製造方法を
説明するための図面である。
説明するための図面である。
【図１２】本発明による半導体メモリ装置の製造方法を
説明するための図面である。
説明するための図面である。
【図１３】本発明による半導体メモリ装置の製造方法を
説明するための図面である。
説明するための図面である。
【図１４】本発明による半導体メモリ装置の製造方法を
説明するための図面である。
説明するための図面である。
【図１５】本発明による半導体メモリ装置の製造方法を
説明するための図面である。
説明するための図面である。
【図１６】本発明による半導体メモリ装置の製造方法を
説明するための図面である。
説明するための図面である。
２１ パッド酸化膜 ２２ 絶縁膜パターン ２３ 第２絶縁膜 ２４ フォトレジストパターン ２５ 第１トレンチ ２６ 酸化防止スペーサ ２７ 第２トレンチ ２８ 漏れ電流防止膜 ３１ プレート電極 ４０ ゲート絶縁膜 ２００ 半導体基板 ２０１ フィールド酸化膜
Claims (16)
- 【請求項１】 フィールド酸化膜に接し半導体基板に形
成されたトレンチと、 前記トレンチの内壁に形成された第１電極と、 前記第１電極を覆う誘電体膜と、 前記トレンチを埋め込み不純物ドーピング領域と接する
ように前記誘電体膜の上に形成された第２電極とを備え
ることを特徴とするキャパシタを含む半導体メモリ装
置。 - 【請求項２】 前記トレンチの内壁に形成された漏れ電
流防止膜をさらに備えることを特徴とする請求項１項記
載のキャパシタを含む半導体メモリ装置。 - 【請求項３】 前記第２電極はその表面が平坦になり、
その垂直側壁が前記トレンチの側壁の真上に存するよう
に形成されることを特徴とする請求項１項記載のキャパ
シタを含む半導体メモリ装置。 - 【請求項４】 前記第１電極は前記半導体基板を前記ト
レンチに露出させる接触窓を通じて半導体基板の不純物
ドーピングされた領域と連結されることを特徴とする請
求項１項記載のキャパシタを含む半導体メモリ装置。 - 【請求項５】 ゲート電極、ソース領域およびドレイン
領域を備えて半導体基板の活性領域に形成されたトラン
ジスタと、 前記半導体基板の凹部に形成され前記活性領域を限定す
るためのフィールド酸化膜と、 前記フィールド酸化膜および前記ソース領域と接して半
導体基板に形成されたトレンチと、 接触窓になる部分を除いた前記トレンチの内壁に形成さ
れた漏れ電流防止膜と、 前記接触窓を通じて前記ソース領域と連結され、前記ト
レンチの内壁に形成された第１電極と、 前記第１電極と前記フィールド酸化膜を覆う誘電体膜
と、 前記トレンチを埋め込み前記ソース領域と接して平坦に
なった表面を有し、前記誘電体膜上に形成された第２電
極とを備えることを特徴とする半導体メモリ装置。 - 【請求項６】 前記フィールド酸化膜は全体フィールド
酸化膜の７０％以上が半導体基板表面の下部に形成さ
れ、半導体基板表面から１，０００Å以内の厚さに突出
されたことを特徴とする請求項５項記載の半導体メモリ
装置。 - 【請求項７】 半導体基板の活性領域上に電極パターン
を自己整合的に形成するための絶縁膜パターンを形成す
る段階と、 半導体基板内にトレンチを形成する段階と、 前記トレンチと前記絶縁膜パターンが形成された前記半
導体基板上に導電物質を沈積して前記トレンチを埋め込
む導伝層を形成する段階と、 前記絶縁膜パターンが露出される時まで前記導電層を研
磨して表面が平坦になった電極を形成する段階と、 前記絶縁膜パターンを除去する段階とを備えることを特
徴とする半導体メモリ装置の製造方法。 - 【請求項８】 前記絶縁膜パターンは窒化シリコンから
構成されることを特徴とする請求項７項記載の半導体メ
モリ装置の製造方法。 - 【請求項９】 前記電極は半導体装置のキャパシタのプ
レート電極であることを特徴とする請求項７項記載の半
導体メモリ装置の製造方法。 - 【請求項１０】 半導体基板上に活性領域を限定する凹
部を有するフィールド酸化膜を形成する段階と、 前記フィールド酸化膜に対して段差を有し、前記活性領
域上に電極を自己整合的に形成するための絶縁膜パター
ンを形成する段階と、 前記フィールド酸化膜、前記絶縁膜パターンおよび前記
半導体基板の表面部を部分的に除去することにより前記
半導体基板にトレンチを形成する段階と、 前記トレンチ内壁に前記半導体基板の不純物ドーピング
領域と電気的に連結された第１電極を形成する段階と、 前記第１電極の全面に誘電体膜を塗布する段階と、 前記トレンチを埋め込みその表面が平坦になった第２電
極を形成する段階と、 前記絶縁膜パターンを除去する段階とを備えることを特
徴とする半導体メモリ装置の製造方法。 - 【請求項１１】 前記第２電極は、 前記誘電体膜を塗布した後結果物全面に導電物質を沈積
して導電層を形成し、前記絶縁膜パターンの表面が外部
に露出される時まで前記導電層を練磨することにより形
成されることを特徴とする請求項１０項記載の半導体メ
モリ装置の製造方法。 - 【請求項１２】 前記フィールド酸化膜を形成した後、
パッド酸化膜を形成する段階をさらに備えることを特徴
とする請求項１０項記載の半導体メモリ装置の製造方
法。 - 【請求項１３】 前記製造方法は、 前記第１電極を形成するために前記トレンチの内壁を熱
酸化することにより、前記半導体基板の一部と前記トレ
ンチの接触窓が形成される部分を除いた前記トレンチの
内壁に漏れ電流防止膜を形成する段階をさらに備えるこ
とを特徴とする請求項１０項記載の半導体メモリ装置の
製造方法。 - 【請求項１４】 前記漏れ電流防止膜を形成する段階
は、 前記フィールド酸化膜、前記絶縁膜パターンおよび前記
半導体基板の一部を部分的に除去することにより、前記
半導体基板に前記トレンチより浅い深さの第１トレンチ
を形成する段階と、 前記接触窓が形成される部分に酸化防止スペーサを形成
する段階と、 前記半導体基板内に前記第１トレンチを通じて前記トレ
ンチを形成する段階と、 前記酸化防止スペーサを酸化マスクとして用いて前記ト
レンチの内面部位を熱酸化することにより、前記漏れ電
流防止膜を形成する段階と、 前記酸化防止スペーサを除去して前記接触窓を形成する
段階とを備えることを特徴とする請求項１３項記載の半
導体メモリ装置の製造方法。 - 【請求項１５】 前記酸化防止スペーサは窒化シリコン
から構成されることを特徴とする請求項１４項記載の半
導体メモリ装置の製造方法。 - 【請求項１６】 半導体基板上にリセスされ活性領域を
限定するフィールド酸化膜を形成する段階と、 前記フィールド酸化膜に対して段差をもち、前記活性領
域上に電極を自己整合的に形成するための絶縁膜パター
ンを形成する段階と、 前記フィールド酸化膜、前記絶縁膜パターンおよび前記
半導体基板の表面部分を部分的に除去して前記半導体基
板に第１トレンチを形成する段階と、 接触窓が形成される第１トレンチの内壁の一部分に酸化
防止スペーサを形成する段階と、 前記第１トレンチを通じて前記半導体基板に前記第１ト
レンチよりさらに深い第２トレンチを形成する段階と、 前記酸化防止スペーサを酸化マスクとして用いて前記ト
レンチの内部を熱酸化することにより、前記漏れ電流防
止膜を形成する段階と、 前記酸化防止スペーサを除去して前記接触窓を形成する
段階と、 前記トレンチの内壁に前記接触窓を通じて半導体基板の
不純物ドーピングされた領域と電気的に連結された第１
電極を形成する段階と、 前記第１電極と前記第１酸化膜上に誘電体膜を塗布する
段階と、 前記誘電体膜の全面に導電物質を沈積して前記第２トレ
ンチを埋め込む導電層を形成する段階と、 前記絶縁膜パターンの表面が外部に露出される時まで前
記導電層を練磨することにより、前記第２トレンチを埋
め込む表面が平坦になった第２電極を形成する段階と、 前記絶縁膜パターンを除去する段階と、 トランジスタのゲート電極、ソース領域およびドレイン
領域を形成する段階とを備えることを特徴とする半導体
メモリ装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920004560A KR960004443B1 (ko) | 1992-03-19 | 1992-03-19 | 커패시터를 갖는 반도체 장치 및 그 제조방법 |
| KR1992P4560 | 1992-03-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0685191A true JPH0685191A (ja) | 1994-03-25 |
| JP2527291B2 JP2527291B2 (ja) | 1996-08-21 |
Family
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Family Applications (1)
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|---|---|---|---|
| JP5050665A Expired - Fee Related JP2527291B2 (ja) | 1992-03-19 | 1993-03-11 | 半導体メモリ装置およびその製造方法 |
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| KR (1) | KR960004443B1 (ja) |
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| US5792686A (en) * | 1995-08-04 | 1998-08-11 | Mosel Vitelic, Inc. | Method of forming a bit-line and a capacitor structure in an integrated circuit |
| US5692281A (en) * | 1995-10-19 | 1997-12-02 | International Business Machines Corporation | Method for making a dual trench capacitor structure |
| KR100206885B1 (ko) * | 1995-12-30 | 1999-07-01 | 구본준 | 트렌치 캐패시터 메모리셀 제조방법 |
| KR100190010B1 (ko) * | 1995-12-30 | 1999-06-01 | 윤종용 | 반도체 소자의 소자분리막 형성방법 |
| KR100200703B1 (ko) * | 1996-06-07 | 1999-06-15 | 윤종용 | 실리콘-온-인슐레이터 소자 및 그 제조방법 |
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| JPH03173174A (ja) * | 1989-11-30 | 1991-07-26 | Toshiba Corp | 半導体記憶装置 |
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|---|---|---|---|---|
| JPS61258468A (ja) * | 1985-05-13 | 1986-11-15 | Hitachi Ltd | 半導体記憶装置およびその製造方法 |
-
1992
- 1992-03-19 KR KR1019920004560A patent/KR960004443B1/ko not_active IP Right Cessation
-
1993
- 1993-03-11 JP JP5050665A patent/JP2527291B2/ja not_active Expired - Fee Related
-
1994
- 1994-07-11 US US08/272,528 patent/US5466628A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
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| KR960004443B1 (ko) | 1996-04-03 |
| KR930020676A (ko) | 1993-10-20 |
| US5466628A (en) | 1995-11-14 |
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