TWI550819B - 半導體元件及其製造方法 - Google Patents

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Description

半導體元件及其製造方法
本發明是關於半導體元件及其製造方法，尤其是關於利用立體結構之半導體元件來實作靜電放電(electrostatic discharge,ESD)防護電路，以節省電路面積之半導體元件及其製造方法。
靜電放電防護在半導體領域是相當重要的一門課題，尤其在半導體製程日趨精密、線寬(line width)日益縮小的情況下，積體電路(Integrated Circuit,IC)受各種靜電放電的威脅就愈來愈大，諸如來自人體放電模式(Human-Body Model,HBM)、機器放電模式(Machine Model,MM)及元件充電模式(Charged-Device Model,CDM)等威脅。請參閱第1圖，其係習知靜電放電防護電路之電路圖。如圖所示，IC內部的主要電路150透過輸入墊(pad)130與輸出墊140來與外部溝通，輸入墊130與輸出墊140分別連接靜電放電防護電路110與靜電放電防護電路120。靜電放電防護電路110由P型金氧半場效電晶體(MOSFET)112及N型金氧半場效電晶體114串接而成，靜電放電防護電路120由P型金氧半場效電晶體122及N型金氧半場效電晶體124串接而成。此靜電放電防護電路的缺點是，金氧半場效電晶體所佔的面積過大，而另一種以二極體所構成的靜電放電防護電路也有相同的問題。
鑑於先前技術之不足，本發明之一目的在於提供一種半導體元件及其製造方法，使用立體結構的半導體元件來實作靜電放電防護電路，因此可以減小靜電放電防護電路所消耗的電路面積。
本發明揭露了一種半導體元件，包含：一基板；一第一槽狀結構，位於該基板，包含：一第一導電層；一第一摻雜層，其摻雜濃度高於該基板之摻雜濃度；以及一第一絕緣層，位於該第一導電層與該第一摻雜層之間；一第二槽狀結構，位於該基板，與該第一槽狀結構之間以該基板之一間隔部分作為間隔，包含：一第二導電層；一第二摻雜層，其摻雜濃度高於該基板之摻雜濃度；以及一第二絕緣層，位於該第二導電層與該第二摻雜層之間；一第一接點，連接該第一摻雜層；一第二接點，連接該第二摻雜層；以及一第三接點，連接該第二導電層；其中，該基板之該間隔部分形成一電阻，耦接該第一接點與該第二接點之間，該第二摻雜層、該第二絕緣層及該第二導電層形成一電容，耦接該第二接點與該第三接點之間。
本發明另揭露了一種半導體元件，包含：一基板；一第一槽狀結構，位於該基板，包含：一第一導電層；一第一摻雜層，其摻雜濃度高於該基板之摻雜濃度；以及一第一絕緣層，位於該第一導電層與該第一摻雜層之間；一第二槽狀結構，位於該基板，與該第一槽狀結構之間以該基板之一間隔部分作為間隔，包含：一第二導電層；以及一第二絕緣層，位於該第二導電層與該基板之間；一第一接點，連接該第一槽狀結構之該第一摻雜層；一第二接點，連接該基板之該間隔部分；以及一第三接點，連接該第二槽狀結構之該第二導電層；其中，該基板之該間隔部分形 成一電阻，耦接該第一接點與該第二接點之間，該基板、該第二絕緣層及該第二導電層形成一電容，耦接該第二接點與該第三接點之間。
本發明另揭露了一種半導體元件之製造方法，包含：提供一基板；在該基板上形成一第一槽狀結構，該第一槽狀結構至少包含一第一側壁；在該第一側壁形成一第一摻雜層；以一光阻層覆蓋該第一摻雜層及該基板之部分表面；於該基板上該光阻層未覆蓋之部分形成一第二槽狀結構，該第二槽狀結構至少包含一第二側壁；去除該光阻層；於該基板、該第一槽狀結構及第二槽狀結構形成一絕緣層，該絕緣層之一第一部分位於該第一槽狀結構，並且覆蓋該第一摻雜層，該絕緣層之一第二部分位於該第二槽狀結構；於該基板、該第一槽狀結構及第二槽狀結構形成一導電層，該導電層之一第一部分位於該第一槽狀結構，並且覆蓋該第一絕緣層，該導電層之一第二部分位於該第二槽狀結構，並且覆蓋該第二絕緣層；以及去除該絕緣層及該導電層位於該第一槽狀結構及第二槽狀結構以外之部分，使該第一摻雜層位於該第一槽狀結構開口之表面露出。
本發明之半導體元件及其製造方法使用立體結構的半導體元件來提供靜電放電防護電路所需的電子元件，例如二極體、電阻及電容等，因為該些電子元件以垂直於基板表面之方向配置，因此能夠大幅降低所消耗的面積，使基板的使用更有效率，並且進一步縮小元件的尺寸。
有關本發明的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。
110、120、310、410‧‧‧靜電放電防護電路
112、122‧‧‧P型金氧半場效電晶體
114、124‧‧‧N型金氧半場效電晶體
130、320‧‧‧輸入墊
140‧‧‧輸出墊
150、330‧‧‧主要電路
200、500、600‧‧‧半導體元件
210、510、610‧‧‧基板
212、512、612‧‧‧上表面
220、230、530、630‧‧‧槽狀結構
221、231、520‧‧‧摻雜層
222、232、532、632‧‧‧絕緣層
223、233、533、633‧‧‧導電層
224、225、234、235、534、535、634、635‧‧‧接點
240、250、260、270、540、640‧‧‧虛線框選
312‧‧‧二極體
314、414‧‧‧電阻
316、416‧‧‧電容
710、810‧‧‧側壁
720‧‧‧光阻層
730‧‧‧孔洞
740、820‧‧‧底面
1110‧‧‧絕緣層
1210‧‧‧導電層
S1405~S1495‧‧‧步驟
〔第1圖〕為習知靜電放電防護電路之電路圖；〔第2圖〕為本發明之半導體元件之一實施例的橫截面圖；〔第3圖〕為本發明之靜電放電防護電路之一實施例的示意圖；〔第4圖〕為本發明之靜電放電防護電路之另一實施例的示意圖；〔第5圖〕為本發明之半導體元件之另一實施例的橫截面圖；〔第6圖〕為本發明之半導體元件之另一實施例的橫截面圖；〔第7圖〕~〔第13圖〕為本發明之半導體元件之製作流程圖；以及〔第14圖〕為本發明之半導體元件之製造方法之一實施例的流程圖。
以下說明內容之技術用語係參照本技術領域之習慣用語，如本說明書對部分用語有加以說明或定義，該部分用語之解釋係以本說明書之說明或定義為準。
本發明之揭露內容包含半導體元件及其製造方法以及應用於靜電放電防護電路之半導體元件及其製造方法，能夠縮小元件面積。該半導體元件及其製造方法可應用於靜電放電防護電路，在實施為可能的前提下，本技術領域具有通常知識者能夠依本說明書之揭露內容來選擇等效之元件或步驟來實現本發明，亦即本發明之實施並不限於後敘之實施例。由於本發明之半導體元件所包含之部分結構或製造方法單獨而言可能為已知，因此在不影響該半導體元件及製造方法之充分揭露及可實施性的前提下，以下說明對於已知結構或製造方法的細節將予以節略。此外，在不影響該製程方法發明之充分揭露及可實施性的前提下，本發明之製造方法之說明將著重於步驟內容而非結構。
請參閱第2圖，其係本發明之半導體元件之一實施例的橫截面圖。半導體元件200包含基板210、槽狀結構220及槽狀結構230，槽狀結構220及槽狀結構230以基板之一部分作為間隔，例如圖中之虛線框選處250。槽狀結構220及槽狀結構230是從基板210的上表面212利用蝕刻技術沿y方向向基板底部挖空基板210而形成的空間，其可能是槽溝(trench)式的結構，沿圖中之z方向延伸，或是陣列(array)式的結構，在上表面212的開口呈現圓形、矩形或多邊形，在基板210呈陣列式分佈，而槽狀結構220及槽狀結構230為陣列中之兩個凹槽。槽狀結構220由基板210至槽狀結構220的中心依序包含摻雜層221、絕緣層222以及導電層223；槽狀結構230由基板210至槽狀結構230的中心依序包含摻雜層231、絕緣層232以及導電層233。摻雜層221及摻雜層231的摻雜濃度高於基板210的摻雜濃度，並且形成井(well)狀結構。絕緣層222及絕緣層232的材質可以使用半導體製程中常見的氧化物(oxide)，例如二氧化矽(SiO2)、氮化矽(Si3N4)或者是氮氧化物(Oxynitride)，但不以此為限，而導電層223及導電層233的材質可以使用例如銅(Cu)、鎢(W)、鋁(Al)、鋁銅合金(Al-Cu)、鎳(Ni)、氮化鈦(TiN)、鈦(Ti)等金屬材料，但不以此為限。導電層223及導電層233可以分別藉由接點224及接點234來與其他元件連接，接點224及接點234的材質可以與導電層223及導電層233相同；另一方面，摻雜層221及摻雜層231可以藉由接點225及接點235與其他元件連接，接點225及接點235可以代表一個通孔(via)、通孔陣列(via array)或是通孔槽溝(via trench)。
在一個較佳的實施例中，基板210的摻雜類型與摻雜層 231的摻雜類型相同，但與摻雜層221的摻雜類型不同，例如基板210為p型基板(p-substrate)、摻雜層221為n型井(n-well)且摻雜層231為p型井(p-well)。如此一來，在虛線框選240處便可形成一個p-n接面(p-n junction)，可以作為二極體使用。再者，基板210用來區隔槽狀結構220及槽狀結構230的部分，在其表面(如虛線框選250處)形成電阻，而且電阻值可以藉由在該區域施予不同濃度的摻雜來調整。另外，在虛線框選260處形成電容，電容的兩個電極分別為摻雜層231及導電層233，而絕緣層232則為電容的介電層。因此，藉由連接接點225、接點235及接點234，可以得到一個二極體、電阻及電容串接的電路，這樣的電路可以用作靜電放電防護電路，其電路圖如第3圖所示。請參閱第3圖，其係本發明之靜電放電防護電路之一實施例的示意圖。晶片內部的主要電路330藉由輸入墊320接收訊號，且輸入墊320連接至靜電放電防護電路310。靜電放電防護電路310包含二極體312、電阻314及電容316。對高頻的靜電放電訊號而言，電容316如同旁路(bypass)，因此高頻的靜電放電訊號可以經由電容316流至電位VSS，而不會對主要電路330產生損害。二極體312可以防止電流從電位VDD逆流至輸入墊320，而電阻314可以調節該路徑上的電流大小。請同時參閱第2圖，當接點225接到電位VDD、接點235接到輸入墊320以及接點234接到電位VSS，便可構成第3圖之靜電放電防護電路310。由於此處的二極體312及電容316在基板210上所佔用的體積主要係沿著基板210的縱向結構(圖中的y方向)延伸，相較於傳統之電子元件，其佔用上表面212較小的面積，因此可以達到節省基板210面積的效果。
在另一個較佳的實施例中，摻雜層221及摻雜層231的摻雜類型與基板210的摻雜類型相同，例如基板210為p型基板，而摻雜層221與摻雜層231同樣為p型井，如果基板210為n型基板(n-substrate)，則摻雜層221與摻雜層231同樣為n型井。在這種情形下，虛線框選240處的p-n接面便不存在，但虛線框選250處的電阻及虛線框選260處的電容仍然存在，此時利用半導體元件200所構成的靜電放電防護電路便如第4圖所示。請參閱第4圖，其係本發明之靜電放電防護電路之另一實施例的示意圖。靜電放電防護電路410由電阻414及電容416組成，電阻414調節該路徑上的電流大小，電容416作為高頻訊號的旁路電容。
請繼續參閱第2圖，第2圖中虛線框選270處亦形成電容，電容的兩個電極分別為摻雜層221及導電層223，而絕緣層222則為電容的介電層。在前述的應用中，不需要虛線框選270處的電容，因此可以將接點224與接點225相連，亦即同樣連接至電位VDD。而當半導體元件200作為其他的應用時，接點224與接點225可以連接至不同的電位，以利用虛線框選270處的電容。
請參閱第5圖，其係本發明之半導體元件之另一實施例的橫截面圖。本實施例與第2圖的差異在於，半導體元件500的基板510預先摻雜較基板510濃度高的摻雜層520，再將槽狀結構220及槽狀結構530製作於摻雜層520之中。相較於槽狀結構220，槽狀結構530包含絕緣層532及導電層533。接點534用來連接導電層533與外部電路，且其材質可以與導電層533相同，而接點535則連接摻雜層520。虛線框選540處仍可構成電容，電容的兩電極分別為摻雜層520及導電層533，而介電層則 為絕緣層532，而虛線框選250處仍構成電阻。在一個較佳的實施例中，基板510為p型基板，摻雜層520為較高濃度的p型摻雜，摻雜層221為n型井，亦即虛線框選240處仍形成p-n接面，因此半導體元件500可應用於第3圖所示之靜電放電防護電路310。同樣的，電阻314的阻值可以藉由調整摻雜層520的濃度而改變，或是改變摻雜層520位於槽狀結構220與槽狀結構530之間的局部區域的摻雜濃度。
請參閱第6圖，其係本發明之半導體元件之另一實施例的橫截面圖。半導體元件600的槽狀結構630包含絕緣層632及導電層633，導電層633同樣透過接點634與外部相連接，接點634的材質可以與導電層633相同，而接點635則連接基板610。同樣地，虛線框選640處及虛線框選270處包含電容。在一個較佳的實施例中，基板610為p型基板，摻雜層221為n型井，亦即虛線框選240處仍形成p-n接面，因此半導體元件600可應用於第3圖所示之靜電放電防護電路310。同樣的，電阻314的阻值可以藉由調整基板610的濃度而改變，或是改變基板610位於槽狀結構220與槽狀結構630之間的局部區域的摻雜濃度。
第7圖至第13圖為本發明之半導體元件200之製作流程圖。先在基板210上蝕刻出槽狀結構220，並且在槽狀結構220的側壁710及底面740上以離子佈植(ion implantation)的方式形成摻雜層221，亦可以選擇性地將底面740以光阻遮蔽，而僅在側壁710上形成摻雜層221，之後在摻雜層221及基板210的上表面212上形成光阻層720，並留下孔洞730使部分的上表面212露出(如第7圖所示)。接著從孔洞730對基板210進行蝕刻，以形成槽狀結構230(如第8圖所示)，並且在槽狀結構 230的側壁810與底面820上以離子佈植的方式形成摻雜層231(如第9圖所示)，亦可以選擇性地將底面820遮蔽，而僅在側壁810上形成摻雜層231；將光阻層720去除後(如第10圖所示)，再於基板210的上表面212及摻雜層221與摻雜層231的上方形成絕緣層1110(如第11圖所示)，之後再於絕緣層1110的上方形成導電層1210(如第12圖所示)，最後以化學機械研磨(Chemical-Mechanical Polishing,CMP)將上表面212上方之絕緣層1110及導電層1210去除(如第13圖所示)，再製作接點224、接點225、接點234及接點235後，即形成如第2圖所示的半導體元件200。如第13圖所示，在槽狀結構220中，摻雜層221、絕緣層222及導電層223實質上平行於槽狀結構220的側壁，由側壁往槽狀結構220的中央依序排列；同理，在槽狀結構230中，摻雜層231、絕緣層232及導電層233實質上平行於槽狀結構230的側壁，由側壁往槽狀結構230的中央依序排列。
製作半導體元件500的流程與第7圖至第13圖所示的流程相似，差別在於，於第7圖製作槽狀結構220及摻雜層221之前，先在基板210製作較高濃度的摻雜層520，並且略過第9圖的製作摻雜層231的步驟；另外，製作半導體元件600的流程與第7圖至第13圖所示的流程相似，差別在於略過第9圖的製作摻雜層231的步驟。
請參閱第14圖，其係本發明之半導體元件之製造方法之一實施例的流程圖。除前述之半導體元件外，本發明亦相對應地揭露了一種半導體元件之製造方法，以該製作方法所製造出的半導體元件佔用較小的基板面積。如第14圖所示，本發明半導體元件之製造方法之一實施例包含下列步驟： 步驟S1405：提供基板。基板可以是p型基板或是n型基板。當製作半導體元件500時，此步驟還包括在基板上形成較高濃度的摻雜層，例如在p型基板上形成p+的摻雜層；步驟S1410：在基板上形成第一槽狀結構。此步驟藉由光罩及蝕刻技術，由基板表面向基板底部蝕刻出孔洞以形成第一槽狀結構，但不穿透基板。第一槽狀結構可以屬於陣列式槽狀結構的一部分，或是槽溝式的結構；步驟S1420：在第一槽狀結構形成第一摻雜層。第一槽狀結構至少包含一側壁及一底面，此步驟至少在該側壁形成摻雜層，並且可選擇性地在底面形成該摻雜層，此摻雜層形成井狀結構。摻雜層的摻雜類型可以與基板的摻雜類型相同或相異，在半導體元件500的實施例中，此摻雜層221的摻雜類型與基板510及具有較高濃度的摻雜層520的摻雜類型相異，以及在半導體元件600的實施例中，此摻雜層221的摻雜類型與基板610的摻雜類型相異，但是在半導體元件200的實施例中，此摻雜層221的摻雜類型可能與基板210的摻雜類型相同或相異；步驟S1430：以一光阻層覆蓋該第一摻雜層及該基板之部分表面。接下來將在該基板上製作第二槽狀結構，故先以光阻層定義出該第二槽狀結構之面積及位置；步驟S1440：於該基板上該光阻層未覆蓋之部分形成第二槽狀結構。
依據該光阻層之圖樣，在基板上蝕刻出另一孔洞以形成第二槽狀結構； 步驟S1450：在第二槽狀結構形成第二摻雜層。第二槽狀結構至少包含一側壁及一底面，此步驟至少在該側壁形成摻雜層，而選擇性地在底面形成該摻雜層，此摻雜層形成井狀結構。在半導體元件500及半導體元件600的實施例中，不需要執行此步驟；在半導體元件200的實施例中，其中一種實施方式為，此摻雜層231與基板210的摻雜類型相同，但與摻雜層221的摻雜類型相異，此半導體元件可以用於如第3圖所示之靜電放電防護電路310；另一種實施方式為，此摻雜層231與基板210及摻雜層221的摻雜類型相同，此半導體元件可以用於如第4圖所示之靜電放電防護電路410；步驟S1460：去除該光阻層；步驟S1470：於該基板、該第一槽狀結構及該第二槽狀結構形成一絕緣層。在一實施例中，此絕緣層是半導體製程中常見的氧化物，例如二氧化矽、氮化矽(Si3N4)或者是氮氧化物(Oxynitride)，但不以此為限。此絕緣層可以區分為在第一槽狀結構中的第一絕緣層及在第二槽狀結構中的第二絕緣層，第一絕緣層覆蓋第一摻雜層，而如果步驟S1450中有形成第二摻雜層，則第二絕緣層將覆蓋第二摻雜層(如半導體元件200之實施例)，否則第二絕緣層將覆蓋第二槽狀結構之側壁及/或底面(如半導體元件500及半導體元件600之實施例)；步驟S1480：於該基板、該第一槽狀結構及第二槽狀結構形成一導電層。導電層的材質例如是銅、鎢、鋁、鋁銅合金、鎳、氮化鈦、鈦等金屬材料，但不以及為限。此導電層可以區分為在第一槽狀結構中的 第一導電層及在第二槽狀結構中的第二導電層，第一導電層覆蓋第一絕緣層，第二導電層覆蓋第二絕緣層；步驟S1490：去除該絕緣層及該導電層位於該第一槽狀結構及第二槽狀結構以外之部分。當步驟S1470及步驟S1480完成時，絕緣層及導電層的狀態如第12圖所示，要在第一摻雜層及第二摻雜層(如果有)上製作接點，必須先將基板表面的絕緣層及導電層去除，例如以化學機械研磨法磨除，使第一摻雜層於第一槽狀結構開口之表面及/或第二摻雜層於第二槽狀結構開口之表面露出；以及步驟S1495：於第一摻雜層、第二摻雜層或基板、導電層上製作接點，完成後便如第2圖、第5圖或第6圖所示。摻雜層或基板上之接點可以以一個通孔、通孔陣列或是通孔槽溝的型態製作。
本發明之槽狀結構與習知技藝之直通矽晶穿孔(Through-Silicon Via,TSV)的差別在於，直通矽晶穿孔必須將基板底部磨除，使直通矽晶穿孔的導電層露出於基板之下表面，如此一來半導體元件可以與另一在y方向上相疊之半導體元件透過直通矽晶穿孔導通。相較之下，本發明之槽狀結構毋需將基板的底部磨除，也就是說本發明之槽狀結構的底面與基板相接，因此製作程序較直通矽晶穿孔來得精簡；僅管如此，若將本發明之半導體元件的基板底部磨除，亦不影響半導體元件的特性，尤其是對於形成靜電放電防護電路310及靜電放電防護電路410更是與基板底部不磨除時無異。
由於本技術領域具有通常知識者可藉由第7圖至第13圖之半導體元件的製作流程來瞭解第14圖之方法發明的實施細節與變化， 因此，為避免贅文，在不影響該方法發明之揭露要求及可實施性的前提下，重複之說明在此予以節略。請注意，前揭圖示中，元件之形狀、尺寸、比例以及步驟之順序等僅為示意，係供本技術領域具有通常知識者瞭解本發明之用，非用以限制本發明。另外，本技術領域人士可依本發明之揭露內容及自身的需求選擇性地實施任一實施例之部分或全部技術特徵，或者選擇性地實施複數個實施例之部分或全部技術特徵之組合，藉此增加本發明實施時的彈性。再者，前揭實施例雖以靜電放電防護電路為例，然此並非對本發明之限制，本技術領域人士可依本發明之揭露適當地將本發明應用於其它類型的電路。
雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。
200‧‧‧半導體元件
210‧‧‧基板
212‧‧‧上表面
220、230‧‧‧槽狀結構
221、231‧‧‧摻雜層
222、232‧‧‧絕緣層
223、233‧‧‧導電層
224、225、234、235‧‧‧接點
240、250、260、270‧‧‧虛線框選

Claims (23)

  1. 一種半導體元件，包含：一基板；一第一槽狀結構，位於該基板，包含：一第一導電層；一第一摻雜層，其摻雜濃度高於該基板之摻雜濃度；以及一第一絕緣層，位於該第一導電層與該第一摻雜層之間；一第二槽狀結構，位於該基板，與該第一槽狀結構之間以該基板之一間隔部分作為間隔，包含：一第二導電層；一第二摻雜層，其摻雜濃度高於該基板之摻雜濃度；以及一第二絕緣層，位於該第二導電層與該第二摻雜層之間；一第一接點，連接該第一摻雜層；一第二接點，連接該第二摻雜層；以及一第三接點，連接該第二導電層；其中，該基板之該間隔部分形成一電阻，耦接該第一接點與該第二接點之間，該第二摻雜層、該第二絕緣層及該第二導電層形成一電容，耦接該第二接點與該第三接點之間。
  2. 如申請專利範圍第1項所述之半導體元件，其中該第一摻雜層之摻雜類型相同於該基板之摻雜類型，但相異於該第二摻雜層之摻雜類型。
  3. 如申請專利範圍第1項所述之半導體元件，其中該基板、該第一摻雜層及該第二摻雜層之摻雜類型相同。
  4. 如申請專利範圍第1項所述之半導體元件係應用於一靜電放電防護電路，其中該第一接點耦接一第一參考準位，該第二接點耦接一電路之一訊號輸入端或一訊號輸出端，以及該第三接點耦接一第二參考準位，其中該第一參考準位高於該第二參考準位。
  5. 如申請專利範圍第4項所述之半導體元件，更包含一第四接點，連接該第一導電層並耦接該第一參考準位。
  6. 如申請專利範圍第1項所述之半導體元件，其中該第一槽狀結構或該第二槽狀結構之底面與該基板相接。
  7. 一種半導體元件，包含：一基板；一第一槽狀結構，位於該基板，包含：一第一導電層；一第一摻雜層，其摻雜濃度高於該基板之摻雜濃度；以及一第一絕緣層，位於該第一導電層與該第一摻雜層之間；一第二槽狀結構，位於該基板，與該第一槽狀結構之間以該基板之一間隔部分作為間隔，包含：一第二導電層；以及一第二絕緣層，位於該第二導電層與該基板之間；一第一接點，連接該第一槽狀結構之該第一摻雜層；一第二接點，連接該基板之該間隔部分；以及 一第三接點，連接該第二槽狀結構之該第二導電層；其中，該基板之該間隔部分形成一電阻，耦接該第一接點與該第二接點之間，該基板、該第二絕緣層及該第二導電層形成一電容，耦接該第二接點與該第三接點之間。
  8. 如申請專利範圍第7項所述之半導體元件，其中該基板之摻雜類型相異於該第一摻雜層之摻雜類型。
  9. 如申請專利範圍第7項所述之半導體元件，其中該基板在一預設深度內預先進行摻雜，該間隔部分包含該摻雜。
  10. 如申請專利範圍第9項所述之半導體元件，其中該預設深度內之摻雜類型相同於該基板之摻雜類型，但相異於該第一摻雜層之摻雜類型。
  11. 如申請專利範圍第7項所述之半導體元件係應用於一靜電放電防護電路，其中該第一接點耦接一第一參考準位，該第二接點耦接一電路之一訊號輸入端或一訊號輸出端，以及該第三接點耦接一第二參考準位，其中該第一參考準位高於該第二參考準位。
  12. 如申請專利範圍第11項所述之半導體元件，更包含一第四接點，連接該第一導電層並耦接該第一參考準位。
  13. 如申請專利範圍第7項所述之半導體元件，其中該第一槽狀結構或該第二槽狀結構之底面與該基板相接。
  14. 一種半導體元件之製造方法，包含：提供一基板；在該基板上形成一第一槽狀結構，該第一槽狀結構至少包含一第一側 壁；在該第一側壁形成一第一摻雜層；以一光阻層覆蓋該第一摻雜層及該基板之部分表面；於該基板上該光阻層未覆蓋之部分形成一第二槽狀結構，該第二槽狀結構至少包含一第二側壁；去除該光阻層；於該基板、該第一槽狀結構及該第二槽狀結構形成一絕緣層，該絕緣層之一第一部分位於該第一槽狀結構，並且覆蓋該第一摻雜層，該絕緣層之一第二部分位於該第二槽狀結構；於該基板、該第一槽狀結構及該第二槽狀結構形成一導電層，該導電層之一第一部分位於該第一槽狀結構，並且覆蓋該第一絕緣層，該導電層之一第二部分位於該第二槽狀結構，並且覆蓋該第二絕緣層；以及去除該絕緣層及該導電層位於該第一槽狀結構及該第二槽狀結構以外之部分，使該第一摻雜層位於該第一槽狀結構開口之表面露出。
  15. 如申請專利範圍第14項所述之製造方法，更包含：於該去除該光阻層之步驟前，在該第二側壁形成一第二摻雜層；其中，該絕緣層之該第二部分覆蓋該第二摻雜層，並且該第二摻雜層位於該第二槽狀結構開口之表面於該絕緣層及該導電層位於該第一槽狀結構及該第二槽狀結構以外之部分去除後露出。
  16. 如申請專利範圍第15項所述之製造方法，更包含：在該第一摻雜層及該第二摻雜層設置接點。
  17. 如申請專利範圍第14項所述之製造方法，更包含：於該形成該第一槽狀結構之步驟之前，在該基板之一預設深度內進行摻雜，使該基板之表面介於該第一槽狀結構及該第二槽狀結構之間之部分包含該摻雜。
  18. 如申請專利範圍第17項所述之製造方法，更包含：在該第一摻雜層及該基板之表面介於該第一槽狀結構及該第二槽狀結構之間之部分設置接點。
  19. 如申請專利範圍第17項所述之製造方法，其中該預設深度內之摻雜類型相同於該基板之摻雜類型，但相異於該第一摻雜層之摻雜類型。
  20. 如申請專利範圍第14項所述之製造方法，其中該基板之摻雜類型相異於該第一摻雜層之摻雜類型。
  21. 如申請專利範圍第20項所述之製造方法，更包含：在該第一摻雜層及該基板之表面介於該第一槽狀結構及該第二槽狀結構之間之部分設置接點。
  22. 如申請專利範圍第14項所述之製造方法，其中該第一槽狀結構及該第二槽狀結構之底面與該基板相接。
  23. 如申請專利範圍第14項所述之製造方法，更包含：在該導電層之該第一部分及/或該導電層之該第二部分設置接點。
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