TWI485836B - 化合物半導體裝置及其製造方法 - Google Patents

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Description

化合物半導體裝置及其製造方法
本發明係關於半導體裝置製作，且特別是關於採用砷化鎵基板所形成之一種化合物半導體裝置及其製作方法，其內含導電材料之元件具有較佳之電性應力(electrical stress)表現。
砷化鎵材料為眾多習知的化合物半導體材料之一，其具備高電子遷移率(約為傳統矽材料之六倍)、高飽和漂流速度、與半絕緣性，因此適用於高速元件的製作。此外，砷化鎵材料亦具有高輸出功率、低耗電量、低雜訊等特性，因此亦適用於高頻通訊元件的製作，以取代習知的低頻矽通訊元件並滿足現今通訊方面與區域網路等無線通訊方面應用。
請參照第1圖，顯示了於採用砷化鎵基板100而製造得到之一習知化合物半導體裝置150。在此，基於解說之目的，僅部分顯示了此化合物半導體裝置150之一部。
如第1圖所示，相似於採用矽基板所製造得到之習知之矽半導體裝置，化合物半導體裝置150包括了由數個相異之元件之適當設置情形所形成之一電路。化合物半導體150所包括之元件例如為電晶體、二極體等主動元件、如電阻、電容等被動元件、以及如導電接墊等之其他元件，上述元件內皆含導電材料。
基於解說之目的，於第1圖中僅繪示了相鄰之兩元件A與B，此二元件A與B可分別為擇自於前述之元件中之一相同或相異元件。
雖然砷化鎵基板100為一半絕緣性基板，然而於化合物半導體裝置150所包括之元件A與B內通常包括有如經P型摻雜或N型摻雜之通道層(P-doped or N-doped channel layer)及歐姆接觸層(ohmic contact layer)等由導電材料所組成之元件膜層。由於其係實體接觸於砷化鎵基板100，故於化合物半導體裝置150的製造或操作過程中，其內之導電材料所包含之導電摻質或金屬成份恐會藉由擴散現象而混入了砷化鎵基板100內，進而產生了不期望之內部擴散(inter diffusion)現象並造成鄰近於元件A與B處之砷化鎵基板100部分具有了不期望之導電特性。
如此，倘若自元件A及/或B處通入了如靜電放電電流(ESD currents)之瞬間大電流時，此瞬間大電流恐會沿著位於元件A與B間之砷化鎵基板100的表面之一電流路徑E1(採虛線標示)傳播，進而造成相鄰之元件A與B的電致變遷(electromigration，EM)情形，如此將造成了元件A與B之元件崩潰情形並使得化合物半導體裝置150產生故障。
因此，為了避免上述不良之元件崩潰情形的發生，須將設置於砷化鎵基板100上之元件A與B相隔一間距P1，以避免上述之不期望的電致變遷現象。而間距P1則可視元件A與B之製造技術而決定，一般通常為20~300微米。
然而，介於元件A與B間的間距P1恐限制了砷化鎵基板100上單位面積內所能設置元件的數量，其並不利於化合物半導體裝置150的尺寸的縮減。
請參照第2-5圖，分別顯示了第1圖內形成於砷化鎵基板100上之元件A與B之所可能使用之習知元件之示意圖。
請參照第2圖，顯示了一習知之電晶體10，其主要包括了位於砷化鎵基板100之一部上之通道層(channel layer)102、歐姆接觸(ohmic contact layer)層106、保護層110與116、閘電極108以及接觸電極114等主要構件。在此，基於簡化圖式之目的，通道層102係繪示為一單一膜層，其實質上則可包括了相堆疊之數個經P型及/或N型摻雜及/或未經摻雜之砷化鎵材質之次膜層(sub-layers)。此外，於通道層102之一部內則可形成有一源極區、一汲極區及位於其間之一通道區(未顯示)。歐姆接觸層106則可分別設置於上述源極區與汲極區之上，其可包括相堆疊之金鍺(AuGe)層、鎳(Ni)層與金(Au)層等次膜層。閘電極108則設置於通道區之一部上。保護層110則順應地覆蓋了部份之砷化鎵基板100、通道層102、歐姆接觸層106與閘電極108，而接觸電極114則形成於保護層110、歐姆接觸層106與閘電極108之上。另外，另一保護層116則部份覆蓋了保護層110與接觸電極114，於保護層116內形成有一開口118以露出接觸電極114之一部。另外，請參照第3圖，顯示了沿第2圖內線段3-3之剖面情形，其顯示了源極區或汲極區之一處之實施情形。
請參照第4圖與第5圖，分別顯示了習知之電容20與導電接墊30。如第4圖與第5圖所示，電容20與導電接墊30係由如第2-3圖所示之電晶體10之類似元件膜層所組成，因而可於電晶體10的製作過程中同時形成。於此些圖式中，相同標號係代表了相同之元件膜層。第4圖中所示之電容20內之接觸電極114在此係作為頂電極之用、保護層110係作為電容層之用，而閘電極108與歐姆接觸層110則之可作為底電極之用。第5圖中所示之導電接墊30則包括了歐姆接觸層106，以及透過歐姆接觸層106而電性連結於砷化鎵基板100之導電電極114。
因此，為了提升化合物半導體裝置150之元件積集度(integration)及縮減化合物半導體裝置150的晶片尺寸，便需要一種新穎的化合物半導體裝置之佈局設計。
有鑑於此，本發明提供了一種化合物半導體裝置及其製造方法。
依據一實施例，本發明提供了一種化合物半導體裝置，包括：一砷化鎵基板，具有一第一突出部與一第二突出部，其中該第一突出部位於該砷化鎵基板之一第一部之上，而該第二突出部位於該砷化鎵基板之一第二部之上；一第一元件，設置於該第一突出部之上；以及一第二元件，設置於該第二突出部之上。
依據另一實施例，本發明提供了一種化合物半導體裝置之製造方法，包括：提供一砷化鎵基板；形成一第一元件與一第二元件，分別位於該砷化鎵基板之一第一部與一第二部之上；形成一第一保護層於該砷化鎵基板、該第一元件與該第二元件之上；部份移除位於該第一元件與該第二元件之上以及位於該第一元件與該第二元件之間之該砷化鎵基板之上之該第一保護層；施行一蝕刻程序，以該第一保護層為蝕刻罩幕，於該第一元件與該第二元件之間之該砷化鎵基板之一部內形成一溝槽；形成一電極於該第一元件與該第二元件之上；以及形成一第二保護層，順應地覆蓋該第一保護層、該電極與為該溝槽所露出之該砷化鎵基板。
為了讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉一較佳實施例，並配合所附圖示，作詳細說明如下：
以下將配合下文及第6-8圖、第9a-9e圖與第10圖等圖式加以解說本發明之多個實施例。於此些圖式中，相同之標號係代表了相同之元件。
請參照第6圖，顯示了依據本發明之一實施例之化合物半導體裝置250。基於解說之目的，在此僅部分繪示了化合物半導體裝置250之一部。
如第6圖所示，化合物半導體裝置250主要包括一砷化鎵基板200，其內形成有至少一溝槽246，因而於砷化鎵基板200上定義出了相分隔之一突出部200a與突出部200b。於突出部200a之上則可設置一元件C，以及於突出部200b之上則可設置一元件D。於砷化鎵基板200、元件C與D以及為溝槽246所露出之砷化鎵基板200之上則順應地形成有一保護層240。於元件C與D之一部上之保護層240內則形成有一開口242，以部份露出元件C與D之一部。
於一實施例中，元件C與D可為相同或相異之元件，其分別例如為電晶體、二極體等之主動元件、如電阻、電容等之被動元件、以及如導電接墊之其他元件，而上述元件內皆含有導電材料。於另一實施例中，元件C與D可採用如第2-5圖所示之習知電晶體、電容與導電接墊等元件。
於一實施例中，保護層240則包括如氮化矽材質之一介電材料，除可作為電容的介電層外，亦提供化合物半導體裝置250內之各元件之抗水氣與防刮等保護功能。於又一實施例中，溝槽246可藉由一圖案化程序而形成於位於元件C與D間之砷化鎵基板200內，並具有距砷化鎵基板200表面約0.01~20微米之一深度。
如第6圖所示，藉由於砷化鎵基板200內溝槽246的設置，可進一步縮減元件C與D間之間距P2，例如是縮小至2~30微米之一距離，此時位於元件C與D間之砷化鎵基板200內沿著其表面延伸之一導電路徑E2則因亦沿著溝槽246而設置，故將具有垂直於砷化鎵基板200之表面之數個額外之垂直部，故導電路徑E2之整體長度並不會少於如第1圖所示之習知導電路徑E1。如此，化合物半導體裝置250可於縮減其內的元件C與D的間距P2的情況下而不會導致其內元件C及/或D之電性崩潰情形，因而有助於提升化合物半導體裝置250內之元件積集度的以及縮減化合物半導體裝置250之晶片尺寸。
請參照第7圖，顯示了依據本發明另一實施例之化合物半導體裝置250’。基於解說之目的，在此僅部分繪示了化合物半導體裝置250’之一部。
於此實施例中，化合物半導體裝置250’主要包括一平坦之砷化鎵基板200且其內並未設置有任何溝槽，於其不同部之表面上則分別形成有經圖案化之一通道層(channel layer)202以及位於通道層202上之一選擇性之包覆層(capsule layer)204，通道層202可相同於第2-3圖內所示之通道層102，而包覆層204則例如為氮化矽之一介電材料層，其可提供砷化鎵基板200之抗水氣與防刮等保護功能。如此，於砷化鎵基板200上亦定義有由位於不同部之表面上之通道層202與包覆層204所構成之相分隔的一第一突出部(如由位於圖式左側之通道層202與包覆層204所組成)與一第二突出部(如由位於圖式右側之通道層202與包覆層204所組成)。於第一突出部之上可設置有一元件E，以及於第二突出部之上則可設置有另一元件F。於砷化鎵基板200、通道層202、包覆層204與元件E與F之上則形成有一保護層240，於元件E與F之一部上之保護層240內則分別形成有一開口242以部份露出元件E與F。
於本實施例中，元件E與F可為相同或相異之元件，且基於通道層202與包覆層204的設置情形，元件E與F較佳地為如電阻、電容等之被動元件與如導電接墊之其他元件，而非如為電晶體、二極體等之主動元件，以免此些主動元件之功能受到位於其下方之通道層202與包覆層204的影響。而元件E與F亦可採用如第3-4圖所示之習知之電容與導電接墊等元件。
如第7圖所示，藉由於砷化鎵基板200之不同部之上形成圖案化之通道層202與包覆層204以及分別於其上設置元件E與F，可進一步縮短元件E與F間之間距P3，例如是縮小至2~30微米之一距離，而此時位於元件E與F間之導電路徑E3除了包括沿著砷化鎵基板200表面延伸之一部之外，其亦包括了垂直地延伸進入於通道層202與包覆層204內之其他部份，因此導電路徑E3之整體長度並不會少於如第1圖所示之習知導電路徑E1。如此，化合物半導體裝置250’可於縮減其內的元件E與F的間距P3的情況下而不會導致其內元件E及/或F之電性崩潰情形，因而有助於提升化合物半導體裝置250’內之元件積集度的以及縮減化合物半導體裝置250’之晶片尺寸。
請參照第8圖，顯示了依據本發明又一實施例之化合物半導體裝置250”。基於解說之目的，在此僅部分繪示了化合物半導體裝置250”之一部。
如第8圖所示，化合物半導體裝置250”主要包括一砷化鎵基板200，其內形成有至少一溝槽246，因而於砷化鎵基板200上定義出了相分隔之一第一突出部200a與一第二突出部200b。另外，如先前第7圖所示之實施情形，於第二突出部200b之一部上則更形成有一圖案化之通道層202以及位於通道層202上之一選擇性之包覆層204。於第一突出部200a之上可設置一元件G，以及於第二突出部200b上之通道層202與包覆層204之上則可設置一元件H。於砷化鎵基板200、元件G與H、通道層202、包覆層204以及為溝槽246所露出之砷化鎵基板200之上則順應地形成有一保護層240。於元件G與H之一部上之保護層240內則形成有一開口242，以部份露出元件G與H。
於一實施例中，元件G與H可為相同或相異之元件，但基於通道層202與包覆層204的設置情形，元件H可為電阻、電容等之被動元件與如導電接墊之其他元件而非如為電晶體、二極體等之主動元件，以免元件H之表現受到其下通道層202與包覆層204的影響，而元件G則可為如為電晶體、二極體等之主動元件、如電阻、電容等之被動元件、以及如導電接墊之其他元件。而元件G與H可採用如第1-5圖所示之習知電晶體、電容與導電接墊等元件。
如第8圖所示，藉由於砷化鎵基板200內溝槽246的設置以及於第二突出部200b上圖案化之通道層202與包覆層204的設置，可使得元件G與H間之間距P4進一步的縮小，例如是縮小至2~30微米之一距離，而此時位於元件G與H間之砷化鎵基板200內沿著其表面延伸之一導電路徑E4則因沿著溝槽246而設置，故具有垂直於砷化鎵基板200之表面之數個額外之垂直部份。此外，上述導電路徑E4亦包括了垂直延伸於通道層202與包覆層204內之其他部份，因此導電路徑E4之整體長度並不會少於如第1圖所示之習知導電路徑E1。如此，化合物半導體裝置250”可於縮減其內的元件G與H的間距P3的情況下而不會導致其內元件G及/或H之電性崩潰情形，因而有助於提升化合物半導體裝置250”內之元件積集度的以及縮減化合物半導體裝置250”之晶片尺寸。
請繼續參照第9a-9e圖，以解說依據本發明一實施例之化合物半導體裝置之製造方法。
請參照第9a圖，首先提供一砷化鎵晶圓，例如為一商用化之砷化鎵晶圓，其包括了一砷化鎵基板200及位於其上之通道層202與包覆層204。在此，通道層202係繪示為一單一膜層，然而其實質上則可包括了相堆疊之數個經P型及/或N型摻雜及/或未經摻雜之砷化鎵材質之次膜層(sub-layers)。而包覆層204則如前所述，為如氮化矽材質之一介電材料層，其具有約介於100~2000埃之一極薄厚度。
請參照第9b圖，接著施行一圖案化程序(未顯示)，例如為習知之微影與蝕刻程序，以於砷化鎵基板200之一部上留下經圖案化之一通道層202以及於另一部上留下經圖案化之一通道層202及其上之包覆層204。
請參照第9c圖，接著採用傳統矽半導體製程，於通道層202內形成一源極區、一汲極區及位於其間之一通道區(未顯示)。接著於砷化鎵基板200上坦覆地沈積形成一歐姆接觸層206，並施行一圖案化程序(未顯示)，例如為習知之微影與蝕刻程序，以於通道層202內之源極區與汲極區上以及於包覆層204之上分別形成經圖案化之一歐姆接觸層206。於一實施例中，歐姆接觸層206為一複合膜層，其包括由下往上堆疊形成之金鍺(AuGe)層、鎳(Ni)層與金(Au)層等次膜層。接著於砷化鎵基板200上坦覆地沈積形成一導電材料208，並施行一圖案化程序(未顯示)，例如為習知之微影與蝕刻程序，以於通道層202內之通道區之一部上形成經圖案化之一閘電極208。於一實施例中，閘電極208則可包括如鈦(Ti)、金(Au)、鉑(Pt)之導電材料。
如第9c圖所示，於砷化鎵基板202之一部上便完成了如電晶體之一元件G的製作，以及於砷化鎵基板202之另一部上完成了另一元件H的製作。接著形成一保護層210於砷化鎵基板200之上，其順應地覆蓋了砷化鎵基板200、元件G與元件H內之通道層202、包覆層204、歐姆接觸層206、與閘電極208等元件膜層之露出表面。於一實施例中，保護層210可包括如氮化矽之一介電材料以及介於100埃~2000埃之一厚度。
請參照第9d圖，接著部份移除位於元件G與元件H之上、閘電極208之上以及位於元件G與元件H間之砷化鎵基板200之一部上之保護層210之一部以於其內形成開口212。於一實施例中，首先施行一圖案化製程(未顯示)，例如是習知之微影與蝕刻程序，以同時移除位於元件G與H上以及位於元件G與H間之砷化鎵基板之上之保護層210之一部，以分別露出元件G與元件H之一部以及位於元件G與元件H之間之砷化鎵基板200之一部。而於另一實施例中，則首先施行一第一圖案化製程(未顯示)，以移除位於元件G與H上之保護層210之一部，以分別露出元件G與H之一部以及施行一第二圖案化製程(未顯示)，以接著移除位於元件G與H間之砷化鎵基板200上之保護層210之一部，以露出位於元件G與H之間的砷化鎵基板200之一部。接著施行一蝕刻程序(未顯示)，以保護層210、歐姆接觸層206與閘電極208為蝕刻罩幕，於元件G與H之間為開口212所露出之砷化鎵基板200的一部內形成一溝槽246。
請參照第9e圖，接著坦覆地形成一導電材料於砷化鎵基板200之上並經過一圖案化程序(未顯示)之施行，以分別形成一接觸電極214於元件G與H內之閘電極208與歐姆接觸層206之上。接著形成另一保護層240，其順應地覆蓋了砷化鎵基板200上之保護層210、接觸電極214與為溝槽246所露出之砷化鎵基板200之表面。接著施行一圖案化程序(未顯示)，以部分移除元件G與H內之保護層240內之一部並露出其內接觸電極214之一部。
如第9e圖所示，製程至此已製備出了相似於第8圖所示之化合物半導體裝置250”之一半導體裝置，而在此元件G顯示為一電晶體，以及元件H顯示為一導電接墊。本發明並不以上述實施情形加以限制，其中元件H亦可替換為如第10圖所示之一電容。另外，於其他實施例中，可參照第9a-9e圖所示製程實施並略去其內形成溝槽246之製程或者是於元件G處採用相同於元件H之製程，進而製作出如第6-7圖所示之化合物半導體裝置250與250’。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10．．．電晶體
20．．．電容
30．．．導電接墊
100．．．砷化鎵基板
102．．．通道層
106．．．歐姆接觸層
108．．．閘電極
110、116．．．保護層
112、118．．．開口
114．．．接觸電極
150．．．化合物半導體裝置
200．．．砷化鎵基板
200a、200b．．．突出部
202．．．通道層
204．．．包覆層
206．．．歐姆接觸層
208．．．閘電極
210、240．．．保護層
212、242．．．開口
214．．．接觸電極
246．．．溝槽
250、250’、250”．．．化合物半導體裝置
A、B、C、D、E、F、G、H．．．元件
P1、P2、P3、P4．．．元件間之間距
E1、E2、E3、E4．．．元件間之導電路徑
第1圖為一剖面圖，顯示了一習知之化合物半導體裝置；
第2圖為一剖面圖，顯示了一習知電晶體；
第3圖顯示了沿第2圖中線段3-3之剖面情形；
第4圖為一剖面圖，顯示了一習知電容；
第5圖為一剖面圖，顯示了一習知導電接墊；
第6圖為一剖面圖，顯示了依據本發明一實施例之一化合物半導體裝置；
第7圖為一剖面圖，顯示了依據本發明另一實施例之一化合物半導體裝置；
第8圖為一剖面圖，顯示了依據本發明又一實施例之一化合物半導體裝置；
第9a-9e圖為一系列剖面圖，顯示了依據本發明一實施例之一化合物半導體裝置之製造方法；
第10圖為一剖面圖，顯示了依據本發明一實施例之電容。
200．．．砷化鎵基板
200a、200b．．．突出部
240．．．保護層
242．．．開口
246．．．溝槽
250．．．化合物半導體裝置
C、D．．．元件
P2．．．元件間之間距
E2．．．元件間之導電路徑

Claims (17)

  1. 一種化合物半導體裝置，包括：一砷化鎵基板，具有一第一突出部與一第二突出部，其中該第一突出部位於該砷化鎵基板之一第一部之上，而該第二突出部位於該砷化鎵基板之一第二部之上；一第一元件，設置於該第一突出部之上；以及一第二元件，設置於該第二突出部之上，其中該第一元件與該第二元件之間具有介於2~30微米之一間距。
  2. 如申請專利範圍第1項所述之化合物半導體裝置，更包括一溝槽，設置於該砷化鎵基板內，以於該砷化鎵基板內定義並分隔該第一突出部與該第二突出部。
  3. 如申請專利範圍第2項所述之化合物半導體裝置，其中該第一突出部、該第二突出部與該砷化鎵基板包括相同材料。
  4. 如申請專利範圍第2項所述之化合物半導體裝置，更包括一通道層，設置於該第一元件與該第一突出部之間。
  5. 如申請專利範圍第4項所述之化合物半導體裝置，更包括一包覆層，設置於該通道層與第一元件及該第二元件之間。
  6. 如申請專利範圍第1項所述之化合物半導體裝置，其中該第一突出部與該第二突出部包括位於該砷化鎵基板上之一通道層。
  7. 如申請專利範圍第6項所述之化合物半導體裝置，其中該第一突出部與該第二突出部更包括一包覆層，位於 該通道層與該第一元件及該第二元件之間。
  8. 如申請專利範圍第1項所述之化合物半導體裝置，其中該第一元件與該第二元件為相同或相異之元件。
  9. 如申請專利範圍第1項所述之化合物半導體裝置，其中該第一元件與該第二元件包括電晶體、電容、電阻或導電接墊。
  10. 一種化合物半導體裝置之製造方法，包括：提供一砷化鎵基板；形成一第一元件與一第二元件，分別位於該砷化鎵基板之一第一部與一第二部之上；形成一第一保護層於該砷化鎵基板、該第一元件與該第二元件之上；部份移除位於該第一元件與該第二元件之上以及位於該第一元件與該第二元件之間之該砷化鎵基板之上之該第一保護層；施行一蝕刻程序，以該第一保護層為蝕刻罩幕，於該第一元件與該第二元件之間之該砷化鎵基板之一部內形成一溝槽；形成一電極於該第一元件與該第二元件之上；以及形成一第二保護層，順應地覆蓋該第一保護層、該電極與為該溝槽所露出之該砷化鎵基板。
  11. 如申請專利範圍第10項所述之化合物半導體裝置之製造方法，其中部分移除位於該第一元件與該第二元件之上以及位於該第一元件與該第二元件之間之該砷化鎵基 板之上之該第一保護層包括：施行一圖案化製程，同時移除位於該第一元件與該第二元件之上以及位於該第一元件與該第二元件之間之該砷化鎵基板之上之該第一保護層之一部，以分別露出該第一元件與該第二元件之一部以及位於該第一元件與該第二元件之間之該砷化鎵基板之該部。
  12. 如申請專利範圍第10項所述之化合物半導體裝置之製造方法，其中部分移除位於該第一元件與該第二元件之上以及位於該第一元件與該第二元件之間之該砷化鎵基板之上之該第一保護層包括：施行一第一圖案化製程，以移除位於該第一元件與該第二元件上之該第一保護層之一部，分別露出該第一元件及該第二元件之一部；以及施行一第二圖案化製程，以移除位於該第一元件與該第二元件之間之該砷化鎵基板之上之該第一保護層之一部。
  13. 如申請專利範圍第10項所述之化合物半導體裝置之製造方法，其中於形成該第一元件與該第二元件之前，更包括形成一通道層於該砷化鎵基板之該第一部與該第二部之上。
  14. 如申請專利範圍第13項所述之化合物半導體裝置之製造方法，更包括形成一包覆層於該通道層之上。
  15. 如申請專利範圍第10項所述之化合物半導體裝置之製造方法，其中該第一元件與該第二元件為包括導電結 構之相同或相異元件。
  16. 如申請專利範圍第10項所述之化合物半導體裝置之製造方法，其中該第一元件與該第二元件包括電晶體、電容、電阻或導電接墊。
  17. 如申請專利範圍第10項所述之化合物半導體裝置之製造方法，其中該第一元件與該第二元件之間具有介於2~30微米之一間距。
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