KR20090036831A - 멀티 핑거 트랜지스터 및 그 제조 방법 - Google Patents

멀티 핑거 트랜지스터 및 그 제조 방법 Download PDF

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Abstract

멀티 핑거 트랜지스터 및 그 제조 방법에서, 멀티 핑거 트랜지스터는 기판 상에 구비되는 게이트 핑거들과, 상기 게이트 핑거들의 적어도 하나의 단부들을 서로 연결시키는 게이트 배선과, 상기 게이트 핑거들 사이의 기판 표면 아래에 형성된 소오스/드레인 영역들과, 상기 기판 상에 상기 게이트 핑거들 및 게이트 배선의 측방과 이격되도록 배치되고, 상기 게이트 핑거들 및 게이트 배선의 일부분을 둘러싸는 형상을 갖는 도전성 라인 및 상기 도전성 라인 하부면과 상기 기판이 서로 전기적으로 연결되도록, 상기 기판 상에 규칙적으로 배치되는 기판 콘택을 포함한다. 상기 멀티 핑거 트랜지스터는 기판 콘택 및 도전성 라인이 게이트 핑거 및 게이트 배선의 일부만 둘러싸므로 기생 커패시턴스가 감소되어, 고주파 특성이 향상된다.

Description

멀티 핑거 트랜지스터 및 그 제조 방법{Wiring structure in semiconductor device and Method of forming the same}
본 발명은 멀티 핑거 트랜지스터 및 그 제조 방법에 관한 것이다. 보다 상세하게는, RF 회로에 사용되기에 적합한 멀티 핑거 트랜지스터 및 그 제조 방법에 관한 것이다.
최근에, 와이어리스 랜이나 블루투스 등의 고주파 통신이 급속도로 발전되고 있으며, 상기 고주파 통신에 사용되는 고주파 트랜지스터들은 높은 컷 오프 주파수(Ft) 특성을 가질 것이 요구되고 있다. 상기 고주파 트랜지스터의 예로는 3 내지 5족 반도체를 이용한 MESFET (metal semiconductor FET), 바이폴라 트랜지스터(Bipolar Transistor), CMOS 트랜지스터 등을 들 수 있다. 이 중에서, 상기 CMOS 트랜지스터는 저비용으로 제조할 수 있을 뿐 아니라, 컷 오프 주파수 특성 및 최대 발진 주파수(Fmax)특성이 양호한 장점이 있다. 때문에, 비교적 낮은 주파수의 고주파 회로에는 상기 CMOS 트랜지스터가 채용되고 있으며, 높은 주파수의 고주파 회로에서도 사용이 검토되고 있다.
상기 고주파 트랜지스터 분야에 있어서, 높은 전류 구동 능력과 높은 R.F 특 성을 확보하기 위해서 멀티 핑거 트랜지스터가 주로 사용된다.
상기 멀티 핑거 트랜지스터는 게이트로 사용되는 실질적인 부분(이하, 게이트부)이 수십 또는 수십개의 핑거 형태로 서로 평행하게 배치되어 있다. 그리고, 상기 게이트 핑거들의 일단 또는 양단부가 서로 연결된 형상을 갖는다. 또한, 상기 게이트 핑거들 사이의 기판 부위에는 소오스 및 드레인 영역이 서로 교대로 배치되고 있으며, 상기 소오스 및 드레인은 배선에 의해 각각 서로 전기적으로 연결되어 있다.
상기 멀티 핑거 트랜지스터는 게이트부들 사이의 간격, 소오스/드레인을 연결시키는 배선, 기판과 게이트부들의 배치관계 등에 따라 R.F 특성이 크게 영향을 받을 수 있다. 따라서, 상기 멀티 핑거 트랜지스터를 이루는 각 구성 요소들의 레이아웃이 매우 중요하게 다루어진다.
통상적으로, 상기 멀티 핑거 트랜지스터는 기판을 통한 노이즈 발생을 최소화하기 위하여, 기판 콘택 및 상기 기판 콘택과 연결되는 도전성 라인을 포함하고 있다. 상기 도전성 라인은 접지부와 연결됨으로써 접지 상태가 되도록 한다. 상기 도전성 라인은 상기 게이트 핑거 및 소오스/드레인으로 구성되는 MOS 트랜지스터부를 완전히 둘러싸는 링 형상을 갖는다. 상기와 같은 형상의 기판 콘택 및 도전성 라인을 갖는 멀티 핑거 트랜지스터의 일 예가 일본 공개 특허 2006-147756호에 개시되어 있다.
그런데, 상기와 같이 도전성 라인이 링 형상을 가지면서 MOS 트랜지스터부를 둘러싸는 경우에는 기판과 게이트부 사이에 기생 커패시턴스가 발생될 수 있다. 이 와같이, 상기 기생 커패시턴스가 증가되는 경우 컷 오프 주파수가 감소된다. 더구나, 상기 멀티 핑거 트랜지스터의 집적도가 매우 높아지면서 상기 기판 콘택 및 도전성 라인과 상기 게이트 핑거들 간의 거리도 매우 가까워지고 있으며, 이로인해 상기 기생 커패시턴스가 더욱 높아지고 있다. 때문에, 사용자가 원하는 수준의 R.F 특성을 확보하는 것이 어려워지고 있다.
따라서, R.F 특성을 충분하게 확보하면서도 기판을 통한 노이즈 발생이 감소되도록 멀티 핑거 트랜지스터를 설계할 필요가 있다.
본 발명의 목적은 우수한 R.F 특성을 가지면서도 기판을 통한 노이즈 발생이 감소될 수 있는 멀티 핑거 트랜지스터를 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 멀티 핑거 트랜지스터는, 기판 상에 구비되는 게이트 핑거들과, 상기 게이트 핑거들의 적어도 하나의 단부들을 서로 연결시키는 게이트 배선과, 상기 게이트 핑거들 사이의 기판 표면 아래에 형성된 소오스/드레인 영역과, 상기 기판 상에 상기 게이트 핑거들 및 게이트 배선의 측방과 이격되도록 배치되고, 상기 게이트 핑거들 및 게이트 배선의 일부분을 둘러싸는 형상을 갖는 도전성 라인 및 상기 도전성 라인 하부면과 상기 기판이 서로 전기적으로 연결되도록, 상기 기판 상에 규칙적으로 배치되는 기판 콘택을 포함한다.
상기 게이트 핑거들, 게이트 배선 및 소오스/드레인 영역으로 이루어지는 하나의 MOS 트랜지스터부에는 하나의 도전성 라인이 배치된다.
상기 도전성 라인은 가장자리에 위치하는 하나의 게이트 핑거의 외주변에서 상기 게이트 핑거와 서로 평행하고, 상기 게이트 배선의 양측의 외주변 일부를 감싸는 형상을 가질 수 있다.
이와는 다른 형태로, 상기 도전성 라인은 하나의 게이트 배선의 외주변에서 상기 게이트 배선의 연장 방향과 평행하고, 양쪽 가장자리에 위치하는 게이트 핑거 들의 외주변 일부를 감싸는 형상을 가질 수 있다.
이와는 또 다른 형태로, 상기 도전성 라인은 하나의 게이트 배선의 외주변에서 상기 게이트 배선의 연장 방향과 평행하고, 상기 하나의 게이트 핑거의 외주변에서 상기 게이트 핑거의 연장 방향과 평행하게 배치될 수 있다.
상기 게이트 배선은 상기 게이트 핑거들의 양단부와 각각 접속하는 게이트 콘택들 및 상기 게이트 콘택들을 서로 연결시키면서 서로 평행하게 배치되는 2개의 게이트 라인을 포함할 수 있다.
이와는 다른 형태로, 상기 게이트 배선은 상기 게이트 핑거들의 일단부와 각각 접속하는 게이트 콘택들 및 상기 게이트 콘택들을 서로 연결시키는 하나의 게이트 라인을 포함할 수 있다.
이 경우, 상기 도전성 라인은 상기 게이트 라인과 연결되어 있지 않은 게이트 핑거의 타단부와 대향하면서 상기 게이트 라인과 평행하게 배치되고, 상기 게이트 핑거들의 외주변 일부를 감싸는 형상을 갖는 것이 바람직하다.
상기 소오스/드레인들은 상기 게이트 핑거를 사이에 두고 번갈아가며 배치된다. 상기 소오스들을 서로 연결시키기 위한 소오스 배선이 더 포함될 수 있다. 상기 드레인들을 서로 연결시키기 위한 드레인 배선이 더 포함될 수 있다.
상기한 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 멀티 핑거 트랜지스터는, 기판 상에 구비되는 게이트 핑거들과, 상기 게이트 핑거들의 적어도 일 단부와 접속하는 게이트 콘택들과, 상기 게이트 콘택들을 서로 연결시키는 제1층 게이트 배선과, 상기 게이트 핑거들 사이의 기판 표면 아래에 서로 번갈아가며 형 성된 소오스/드레인 영역과, 상기 기판 상에 상기 게이트 핑거들 및 게이트 배선의 측방과 이격되도록 배치되고, 상기 게이트 핑거들 및 게이트 배선의 일부분을 둘러싸는 형상을 갖는 제2층 도전성 라인 및 상기 제2 층 도전성 라인 하부면과 상기 기판이 서로 전기적으로 연결되도록, 상기 기판 상에 규칙적으로 배치되는 기판 콘택을 포함한다.
상기 게이트 핑거들, 게이트 콘택, 1층 게이트 라인 및 소오스/드레인 영역으로 이루어지는 하나의 MOS 트랜지스터부에는 하나의 도전성 라인이 배치될 수 있다.
상기 소오스들의 상부면과 접속하는 각각의 소오스 콘택들 및 상기 소오스 콘택들을 서로 연결시키기 위한 3층 소오스 라인이 더 포함될 수 있다.
상기 드레인들의 상부면과 접속하는 각각의 드레인 콘택들 및 상기 드레인 콘택들을 서로 연결시키기 위한 3층 드레인 라인이 더 포함될 수 있다.
상기 기판, 제1 및 제2층 도전성 라인 사이에는 층간 절연막이 개재될 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 멀티 핑거 트랜지스터의 제조 방법으로, 먼저 기판 상에 게이트 핑거들을 형성한다. 상기 게이트 핑거들의 적어도 하나의 단부와 서로 연결되는 게이트 배선을 형성한다. 상기 게이트 핑거들 사이의 기판 표면 아래에 소오스/드레인 영역들을 형성한다. 상기 게이트 핑거들 및 게이트 배선의 측방과 이격되어 있는 기판 상에 규칙적으로 구비되고, 상기 게이트 핑거들 및 게이트 배선의 일부분을 둘러싸는 형태로 배치되는 기판 콘 택을 형성한다. 다음에, 상기 기판 콘택과 연결되고, 상기 게이트 핑거들 및 게이트 배선의 일부분을 둘러싸는 형상의 도전성 라인을 형성한다.
또한, 상기 소오스들의 상부면과 접속하는 소오스 콘택들 및 상기 드레인들의 상부면과 접속하는 드레인 콘택들을 형성한다. 그리고, 상기 소오스 콘택들을 서로 연결시키기 위한 소오스 라인 및 드레인 콘택들을 서로 연결시키기 위한 드레인 라인을 형성할 수 있다.
상기 게이트 핑거들, 게이트 배선 및 소오스/드레인 영역으로 이루어지는 하나의 MOS 트랜지스터부는 기판의 가장자리 부위에 위치하도록 형성할 수 있다. 또한, 상기 도전성 라인은 적어도 일 단부가 상기 기판의 가장자리와 접하도록 배치시킬 수 있다.
설명한 것과 같이, 본 발명의 멀티 핑거 트랜지스터는 기판을 통한 커플링 노이즈를 방지하기 위한 기판 콘택 및 도전성 라인이 MOS 트랜지스터부를 완전하게 둘러싸는 형태를 갖지 않는다. 그러므로, 상기 기판 콘택 및 도전성 라인과 상기 게이트 핑거들이 서로 대향하는 부위의 면적이 감소되고, 이로인해 상기 기판 콘택 및 도전성 라인과 상기 게이트 핑거 사이에 기생 커패시턴스가 감소된다. 상기 기생 커패시턴스의 감소로 인해, 상기 멀티 핑거 트랜지스터의 고주파 특성이 양호해진다. 또한, 상기 기판 콘택 및 도전성 라인을 형성하기 위하여 요구되는 기판 면적이 감소됨으로써, 좁은 기판 면적 내에 상기 멀티 핑거 트랜지스터가 형성될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다. 그러나, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에 있어서, 각 층(막), 영역, 패턴들 또는 구조물들이 기판, 각 층(막), 영역, 구조물들 또는 패턴들 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 직접 기판, 각 층(막), 영역, 구조물 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴들 또는 다른 구조물이 기판 상에 추가적으로 형성될 수 있다. 또한, 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들이 "제1", "제2" 로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 패턴들 또는 구조물들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "예비"는 각 층(막), 영역, 전극, 패턴들 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
실시예 1
도 1은 본 발명의 일실시예에 따른 멀티 핑거 트랜지스터의 평면도이다.
도 1을 참조하면, 단결정 실리콘으로 이루어지고, 액티브 영역 및 소자 분리 영역이 구분되어 있는 기판이 구비된다. 상기 소자 분리 영역에는 기판이 일부 제거된 소자 분리 트렌치가 구비되고, 상기 소자 분리 트렌치 내부에는 절연 물질이 채워져 있다. 상기 절연 물질은 실리콘 산화물을 포함한다. 상기 기판에서, 게이트 핑거, 소오스/드레인, 기판 콘택이 형성될 부위는 액티브 영역(100a)이 되고, 나머지 영역은 소자 분리 영역이 된다. 상기 액티브 영역(100a)의 기판 상부 표면 아래에는 P형 혹은 N형 불순물이 도핑된 P형 혹은 N형 웰(well)이 형성될 수 있다.
상기 기판 상에는 상기 액티브 영역(100a)을 가로지르는 게이트 핑거(102)들이 구비된다. 상기 게이트 핑거(102)들은 게이트 절연막 패턴 및 게이트 전극 패턴이 적층된 구조를 갖는다. 여기서, 상기 게이트 전극 패턴은 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 이와는 달리, 상기 게이트 전극 패턴은 금속 물질을 포함할 수도 있다. 또한, 각각의 게이트 핑거(102)들은 제1 방향으로 연장되는 라인 형상을 가지며, 상기 제1 방향과 수직한 제2 방향으로 서로 평행하게 배치된다.
한편, 멀티 핑거 트랜지스터의 전체 폭은 상기 게이트 핑거(102)들 각각의 폭과 상기 게이트 핑거(102)들의 개수의 곱한 것과 동일하다. 때문에, 상기 서로 평행하게 배치되는 각각의 게이트 핑거(102)들의 개수가 증가되면 멀티 핑거 트랜지스터의 유효 폭이 넓어지게 되고, 이로인해 상기 멀티 핑거 트랜지스터의 동작 전류가 증가하게 된다.
상기 게이트 핑거(102)들 사이의 기판 표면 아래에는 불순물이 도핑되어 있는 소오스/드레인 영역(104, 106)들이 구비된다. 구체적으로, 상기 게이트 핑 거(102)들 사이에 위치한 액티브 영역에는 소오스 영역(104) 및 드레인 영역(106)이 서로 번갈아 가면서 형성되어 있다.
상기 게이트 핑거(102)들을 덮는 제1 층간 절연막(도시안됨)이 구비된다. 상기 제1 층간 절연막은 실리콘 산화물로 이루어질 수 있다.
상기 게이트 핑거(102)들의 제1 단부들을 서로 연결시키는 제1 게이트 배선(112a)과, 상기 게이트 핑거(102)들의 제2 단부를 서로 연결시키는 제2 게이트 배선(112b)이 구비된다. 상기 제1 및 제2 게이트 배선(112a, 112b)은 서로 평행하게 배치되며 동일한 형상을 갖는다. 상기 제1 및 제2 게이트 배선(112a, 112b)은 상기 게이트 핑거(102)들의 양 단부를 전기적으로 연결시킴으로써 각 게이트 핑거(102)들이 하나의 게이트 전극으로 동작하도록 하는 역할을 한다. 상기 제1 및 제2 게이트 배선(112a, 112b)은 상기 제1 층간 절연막을 관통하여 상기 게이트 핑거(102)들의 양 단부들과 각각 접촉하는 게이트 콘택(108)들과, 상기 제1 층간 절연막 상에서 게이트 콘택(108)들을 서로 연결시키는 게이트 라인(110)들을 포함한다. 상기 제1 및 제2 게이트 배선(112a, 112b)은 불순물이 도핑된 폴리실리콘으로 이루어질 수 있다. 이와는 달리, 상기 제1 및 제2 게이트 배선(112a, 112b)은 금속 물질을 포함할 수도 있다.
상기 설명한 것과 다른 형태로, 상기 제1 및 제2 게이트 배선(112a, 112b)은 상기 게이트 핑거(102)와 동일한 평면상에 형성될 수도 있다. 즉, 상기 제1 및 제2 게이트 배선(112a, 112b)은 게이트 핑거(102)들과 동일 평면상에서 상기 게이트 핑거(102)들의 양 단부를 서로 연결시키는 패턴 형상을 가질 수도 있다.
이와같이, 상기 게이트 배선(112a, 112b)들이 상기 게이트 핑거(102)들의 양 단부를 전기적으로 연결시키는 구성을 갖는 것을 폴디드 타입의 게이트라고 한다.
상기 제1 및 제2 게이트 배선(112a, 112b)을 덮는 제2 층간 절연막(도시안됨)이 구비된다.
상기 제2 층간 절연막 상에는, 상기 게이트 핑거(102)들, 제1 및 제2 게이트 배선(112a, 112b)의 측방과 이격되도록 배치되고, 상기 게이트 핑거(102)들, 제1 및 제2 게이트 배선(112a, 112b)의 일부분을 둘러싸는 형상을 갖는 도전성 라인(116)이 구비되어 있다. 구체적으로, 상기 도전성 라인(116)은 가장자리에 위치하는 하나의 게이트 핑거(102)의 외주변에서 상기 게이트 핑거(102)와 서로 평행하면서 상기 제1 및 제2 게이트 배선(112a, 112b)의 양측의 외주변 일부를 감싸는 C자 형상을 갖는다.
상기 게이트 핑거(102)들 및 소오스/드레인 영역(104, 106)들로 이루어지는 하나의 MOS 트랜지스터부에는 하나의 도전성 라인(116)이 배치된다. 상기 도전성 라인(116)은 금속 물질로 이루어질 수 있다.
상기 도전성 라인(116) 및 기판 표면을 서로 연결시키는 기판 콘택(114)이 구비된다. 즉, 상기 기판 콘택(114)은 상기 제1 및 제2 층간 절연막을 관통하도록 형성된다. 상기 기판 콘택(114)은 액티브 영역의 기판 표면과 연결되며 규칙적으로 배열되어 있다.
상기 기판 콘택(114)은 금속 물질로 이루어질 수 있다. 이와는 달리, 상기 제1 층간 절연막을 관통하는 부위는 불순물이 도핑된 폴리실리콘으로 이루어지고, 상기 제2 층간 절연막을 관통하는 부위는 금속 물질로 이루어질 수 있다.
상기 도전성 라인(116)은 접지부와 연결될 수 있다. 그러므로, 상기 도전성 라인(116) 및 기판 콘택(114)은 접지 상태를 유지하게 되며, 이로 인해 상기 기판을 통해 발생되는 누설에 의한 커플링 노이즈 신호를 감소시킬 수 있다.
도시되지는 않았지만, 상기 도전성 라인(116)을 덮는 제3 층간 절연막이 구비된다.
상기 게이트 핑거(102)들 사이에 형성된 각 소오스 영역(104)들은 소오스 배선(134)에 의해 서로 연결되어 있어야 한다. 상기 소오스 배선(134)은 상기 각 소오스 영역(104)들과 전기적으로 접속하는 소오스 콘택(130)들과, 상기 소오스 콘택(130)들과 연결되는 소오스 연결 라인(132)을 포함한다. 이 때, 상기 소오스 연결 라인(132)은 상기 게이트 핑거(102)와 평행하면서 제2 게이트 배선(112a)으로 향하도록 연장되는 라인 형상을 갖는다. 또한, 상기 라인의 일 단부에서는 각 라인들이 연결되어 있는 형상을 갖는다. 따라서, 반복적으로 형성되어 있는 각 소오스 영역(104)들은 멀티 핑거 트랜지스터에서 하나의 소오스로 사용된다.
상기 소오스 영역(104)과 동일하게, 상기 게이트 핑거(102)들 사이에 형성된 각 드레인 영역(106)들은 드레인 배선(140)에 의해 서로 연결되어 있어야 한다. 상기 드레인 배선은 각 드레인 영역(106)들과 전기적으로 접속하는 드레인 콘택(136)들과, 상기 드레인 콘택(136)들과 연결되는 드레인 연결 라인(138)을 포함한다. 이 때, 상기 드레인 연결 라인(138)은 상기 게이트 핑거(102)와 평행하면서 제1 게이트 배선(112a) 방향으로 연장되는 라인 형상을 갖는다. 또한, 상기 라인의 일 단 부에서는 각 라인들이 연결되어 있는 형상을 갖는다. 따라서, 반복적으로 형성되어 있는 각 드레인 영역(106)들은 멀티 핑거 트랜지스터에서 하나의 드레인으로 사용된다.
도시하지는 않았으나, 소오스 콘택(130) 및 드레인 콘택(136)은 제3 내지 제1 층간 절연막을 관통하면서 형성될 수 있다. 상기 소오스 및 드레인 콘택(130, 136)과 연결되는 라인들은 상기 제3 층간 절연막 상에 형성될 수 있다. 상기 소오스 및 드레인 콘택(130,136)과 상기 콘택들을 연결시키는 라인들은 금속과 같은 도전성 물질로 이루어질 수 있다.
도시된 것과 같이, 상기 도전성 라인(116) 및 기판 콘택(114)은 종래의 멀티 핑거 트랜지스터와 같이 상기 MOS 트랜지스터부를 완전히 둘러싸는 링 형상을 갖지 않는다. 때문에, 상기 도전성 라인(116) 및 기판 콘택(114)과 상기 게이트 핑거(102)들 및 게이트 배선(112a, 112b)들이 서로 대향하는 면적이 감소된다. 그러므로, 상기 기판 콘택(114) 및 도전성 라인(116)에 의하여 발생되는 기생 커패시턴스가 감소되며, 이로인해 멀티 핑거 트랜지스터의 컷 오프 주파수가 더욱 높은 값을 가질 수 있게된다.
또한, 상기 도전성 라인(114) 및 기판 콘택(130)이 차지하는 면적이 감소되기 때문에 상기 멀티 핑거 트랜지스터를 형성하는데 필요한 기판 면적이 매우 감소된다. 때문에, 상기 멀티 핑거 트랜지스터의 집적도가 매우 높아지게 된다.
더구나, 상기 멀티 핑거 트랜지스터에서 게이트들과 기판간의 커패시턴스의 값이 감소되고, 이로인해 게이트에 기인하는 기생 커패시턴스가 감소되어 최대 발 진 주파수가 높아지게 된다.
한편, 도시하지는 않았지만, 본 실시예와는 달리, 상기 도전성 라인 및 기판 콘택은 도 1에 도시된 것과 대칭된 위치에 위치할 수도 있다.
도 2 내지 도 5는 본 발명의 실시예 1에 따른 멀티 핑거 트랜지스터의 제조 방법을 설명하기 위한 평면도들이다.
도 2를 참조하면, 단결정 실리콘으로 이루어지는 기판에서 소자 분리 영역에 해당되는 부위를 식각하여 소자 분리 트렌치를 형성한다. 상기 소자 분리 트렌치 내부에 절연 물질을 채워 넣음으로써 상기 기판을 액티브 영역(100a) 및 소자 분리 영역으로 구분한다. 구체적으로, 게이트 핑거 및 소오스/드레인이 형성될 영역과, 기판 콘택들이 형성되기 위한 영역은 액티브 영역(100a)이 되고, 나머지 영역은 소자 분리 영역이 된다.
상기 기판 상에 게이트 절연막 및 게이트 전극막을 증착하고 이를 패터닝함으로써 상기 액티브 영역을 가로지르는 게이트 핑거(102)들을 형성한다. 상기 게이트 절연막은 실리콘 산화물을 포함하고, 상기 게이트 전극막은 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 상기 게이트 핑거(102)들은 제1 방향으로 연장되는 라인 형상을 가지며, 상기 제1 방향과 수직한 제2 방향으로 평행하게 배치된다.
상기 게이트 핑거(102)들을 이온주입 마스크로 사용하여 상기 기판 표면 아래에 불순물을 이온 주입한다. 따라서, 상기 게이트 핑거(102)들 사이의 기판 표면 아래에는 소오스/드레인 영역(104, 106)들이 번갈아가면서 형성된다.
다음에, 상기 게이트 핑거(102)들을 덮는 제1 층간 절연막(도시안됨)을 형성한다. 상기 제1 층간 절연막은 실리콘 산화물로 이루어질 수 있다.
도 3을 참조하면, 상기 제1 층간 절연막의 일부분을 식각하여 상기 게이트 핑거(102)들의 양단부를 노출시키는 각각의 콘택홀들을 형성한다. 이 후, 상기 콘택홀 내부에 도전 물질을 채워넣음으로써 게이트 콘택(108)들을 형성한다.
도시되지는 않았지만, 상기 게이트 콘택(108)을 형성할 때 MOS 트랜지스터부의 일부를 둘러싸는 기판 콘택의 일부를 동시에 형성할 수도 있다.
상기 제1 층간 절연막 상에 상기 게이트 콘택(108)들과 전기적으로 연결되면서, 상기 제2 방향으로 연장되는 2개의 게이트 라인(110)들을 형성한다. 상기 게이트 콘택(108) 및 게이트 라인(110)들은 폴리실리콘을 사용하여 형성할 수 있다. 상기 2개의 게이트 라인(110)들은 서로 평행하게 형성될 수 있다. 이하에서는, 상기 게이트 핑거(102)들의 제1 단부들을 서로 연결시키는 게이트 콘택(108) 및 게이트 라인(110)을 제1 게이트 배선(112a)이라 하고, 상기 게이트 핑거(102)들의 제2 단부를 서로 연결시키는 게이트 콘택(108) 및 게이트 라인을 제2 게이트 배선(112b)이라 하면서 설명한다.
이 후, 상기 제1 및 제2 게이트 배선(112a, 112b)을 덮는 제2 층간 절연막(도시안됨)을 형성한다.
도 4를 참조하면, 상기 제2 층간 절연막 및 제1 층간 절연막의 일부분을 식각함으로써 기판 콘택홀들을 형성한다. 상기 기판 콘택홀들은 기판의 액티브 영역을 노출시키도록 형성되며, 상기 MOS 트랜지스터부의 일부 영역을 둘러싸도록 규칙 적으로 배치된다.
상기 기판 콘택홀들 내부에 도전 물질을 채워넣음으로써 기판 콘택(114)들을 형성한다. 상기 기판 콘택(114)들을 형성하기 위한 도전 물질은 금속 물질을 포함한다.
이와는 달리, 상기 게이트 콘택(108)을 형성할 때 기판 콘택의 일부를 형성한 경우에는, 일부 형성된 기판 콘택과 연결되는 상부 기판 콘택만을 형성함으로써 기판 콘택(114)을 완성할 수 있다.
이 후, 상기 기판 콘택들(114)과 전기적으로 연결되고, 상기 게이트 핑거들(102), 제1 및 제2 게이트 배선(112a, 112b)의 일부분을 둘러싸는 도전성 라인(116)을 형성한다. 상기 도전성 라인(116)은 금속 물질을 사용하여 형성할 수 있다. 상기 도전성 라인(116)은 상기 기판 콘택(114)과 동일한 물질로 형성되는 것이 바람직하다.
본 실시예에서, 상기 도전성 라인(116)은 가장자리에 위치하는 하나의 게이트 핑거(102)의 외주변에서 상기 게이트 핑거(102)와 서로 평행하고, 끝부분에서 구부러져 상기 제1 및 제2 게이트 배선(114)의 양측의 외주변 일부를 감싸는 C자 형상을 갖도록 패터닝된다.
도시하지는 않았지만, 상기 기판 콘택(114)을 형성하는 공정에서 상기 소오스 영역 및 드레인 영역과 각각 접속하는 하부 소오스 콘택 및 하부 드레인 콘택을 형성할 수도 있다. 상기와 같이, 하부 소오스 콘택 및 하부 드레인 콘택을 미리 형성하는 경우, 후속 공정에서 소오스 및 드레인 콘택을 형성하기 위한 박막의 식각 두께를 감소시킬 수 있다.
이 후, 상기 도전성 라인(116)을 덮는 제3 층간 절연막(도시안됨)을 형성한다.
도 5를 참조하면, 상기 제3 층간 절연막, 제2 층간 절연막 및 제1 층간 절연막의 일부분을 순차적으로 식각함으로써 상기 소오스 영역들 및 드레인 영역들을 노출시키는 소오스 콘택홀 및 드레인 콘택홀들을 형성한다.
이 후, 상기 소오스 콘택홀 및 드레인 콘택홀들 내부를 매립하는 도전 물질을 증착함으로써 소오스 콘택(130) 및 드레인 콘택(136)들을 각각 형성한다.
상기 소오스 콘택(130)들과 전기적으로 연결되는 소오스 연결 라인(132) 및 드레인 콘택(136)들과 전기적으로 연결되는 드레인 연결 라인(138)을 각각 형성한다. 구체적으로, 상기 소오스 연결 라인(132)은 도전 물질을 증착한 후 상기 게이트 핑거(102)와 평행하면서 상기 제1 게이트 배선으로 향하도록 연장되고, 각 연장되는 라인들의 끝부분이 연결되어 있는 형상을 갖도록 패터닝함으로써 형성된다. 또한, 상기 드레인 연결 라인은 도전 물질을 증착한 후 상기 게이트 핑거와 평행하면서 상기 제2 게이트 배선으로 향하도록 연장되고 끝부분에서 각 연장되는 라인들이 연결되어 있는 형상을 갖도록 패터닝함으로써 형성된다.
한편, 이하에 설명하는 실시예 2 내지 5의 멀티 핑거 트랜지스터들은 각 구성 요소들이 형성되는 위치 및 형상만이 상기 실시예 1과 다르다. 그러므로, 각 구성 요소들의 패터닝 방법을 제외하고는 상기 실시예 1에서 설명한 제조 방법과 동일한 방법으로 제조할 수 있다. 따라서, 실시예 2 내지 5의 멀티 핑거 트랜지스터 의 제조 방법에 대해서는 별도로 기재하지 않는다.
실시예 2
도 6은 본 발명의 실시예 2에 따른 멀티 핑거 트랜지스터의 평면도이다.
이하에서 설명하는 실시예 2에 따른 멀티 핑거 트랜지스터는 상기 도전성 라인 및 기판 콘택의 배치를 제외하고는 상기 실시예 1의 멀티 핑거 트랜지스터와 동일하다. 그러므로, 상기 실시예 1과 동일한 요소들에 대해서는 동일한 도면 부호를 부여한다. 또한, 상기 도전성 라인 및 기판 콘택의 배치에 대해 주로 설명한다.
도 6을 참조하면, 액티브 영역 및 소자 분리 영역이 구분되어 있는 기판 상에 게이트 핑거(102)들이 구비된다.
상기 게이트 핑거(102)들의 일 단부를 연결시키는 제1 게이트 배선(112a)과 상기 게이트 핑거(102)들의 타 단부를 연결시키는 제2 게이트 배선(112b)이 구비된다.
상기 게이트 핑거(102)들 사이에는 소오스 및 드레인 영역(104, 106)이 번갈아가며 형성되어 있다. 또한, 상기 각 소오스 영역(104)들을 서로 연결시키기 위한 소오스 배선(도시안됨)과 상기 각 드레인 영역(106)들을 서로 연결시키기 위한 드레인 배선(도시안됨)이 구비된다.
상기 게이트 핑거(102)들과 제1 및 제2 게이트 배선(112a, 112b)의 측방과 이격되도록 배치되고, 상기 게이트 핑거(102)들, 제1 및 제2 게이트 배선(112a, 112b)의 일부분을 둘러싸는 형상을 갖는 도전성 라인(152)이 구비되어 있다. 구체 적으로, 상기 도전성 라인(152)은 가장자리에 위치하는 제1 게이트 배선(112a)의 외주변에서 상기 제1 게이트 배선(112a)과 평행하면서 상기 게이트 핑거(102)의 양측 외주변 일부를 감싸는 C자 형상을 갖는다.
상기 게이트 핑거(102)들 및 소오스/드레인 영역(104, 106)으로 이루어지는 하나의 MOS 트랜지스터부에는 하나의 도전성 라인(152)이 배치된다.
상기 도전성 라인(152) 및 기판 표면을 서로 연결시키는 기판 콘택(150)이 구비된다. 상기 기판 콘택(150)은 액티브 영역의 기판 표면과 연결되며 규칙적으로 배열되어 있다. 상기 도전성 라인(152)은 접지부와 연결될 수 있다. 그러므로, 상기 도전성 라인(152) 및 기판 콘택(150)은 접지 상태를 유지하게 되며, 이로인해 상기 기판을 통해 발생되는 누설에 의한 커플링 노이즈 신호를 감소시킬 수 있다.
한편, 본 실시예와는 달리, 상기 도전성 라인(152) 및 기판 콘택(150)은 도 6에 도시된 것과 대칭된 위치에 위치할 수도 있다.
실시예 3
도 7은 본 발명의 실시예 3에 따른 멀티 핑거 트랜지스터의 평면도이다.
이하에서 설명하는 실시예 3에 따른 멀티 핑거 트랜지스터는 상기 도전성 라인 및 기판 콘택의 배치를 제외하고는 상기 실시예 1의 멀티 핑거 트랜지스터와 동일하다. 그러므로, 상기 도전성 라인 및 기판 콘택의 배치에 대해 주로 설명한다.
도 7을 참조하면, 액티브 영역 및 소자 분리 영역이 구분되어 있는 기판 상에 게이트 핑거(102)들이 구비된다.
상기 게이트 핑거(102)들의 일단부를 연결시키는 제1 게이트 배선(112a)과 상기 게이트 핑거(102)들의 타 단부를 연결시키는 제2 게이트 배선(112b)이 구비된다.
상기 게이트 핑거(102)들 사이에는 소오스 및 드레인 영역(104, 106)이 번갈아가며 형성되어 있다. 또한, 상기 각 소오스 영역(104)들을 서로 연결시키기 위한 소오스 배선(도시안됨)과 각 드레인 영역(106)들을 연결시키기 위한 드레인 배선(도시안됨)이 구비된다.
상기 게이트 핑거(102)들과 제1 게이트 배선(112a)의 측방 및 상기 게이트 핑거(102)들과 이격되도록 배치되고, 일 측 가장자리에 배치되어 있는 게이트 핑거(102)의 외주변과 상기 제1 게이트 배선(112a)의 외주변을 둘러싸는 형상의 도전성 라인(162)이 구비되어 있다. 구체적으로, 상기 도전성 라인(162)은 상기 게이트 핑거(102) 및 제1 게이트 배선(112a)과 각각 평행하도록 L자 형상을 갖는다.
상기 게이트 핑거(102)들 및 소오스/드레인 영역(104, 106)으로 이루어지는 하나의 MOS 트랜지스터부에는 하나의 도전성 라인(162)이 배치된다.
상기 도전성 라인(162) 및 기판 표면을 서로 연결시키는 기판 콘택(160)이 구비된다. 상기 기판 콘택(160)은 액티브 영역의 기판 표면과 연결되며 규칙적으로 배열되어 있다. 상기 도전성 라인(162)은 접지부와 연결될 수 있다. 그러므로, 상기 도전성 라인(162) 및 기판 콘택(160)은 접지 상태를 유지하게 되며, 이로인해 상기 기판을 통해 발생되는 누설에 의한 커플링 노이즈 신호를 감소시킬 수 있다.
한편, 본 실시예와는 달리, 상기 도전성 라인 및 기판 콘택은 도 7에 도시된 것과 대칭된 위치에 위치할 수도 있다.
도 8은 도 7에 도시된 멀티 핑거 트랜지스터가 단위 칩 내에 배치된 형상을 나타내는 평면도이다.
도 8을 참조하면, 단위 칩이 형성되어 있는 기판에서 각 기판은 디지털 회로 영역 및 아날로그 회로 영역이 구분되어 있다. 상기 멀티 핑거 트랜지스터(200)는 아날로그 회로 영역에 위치하게 된다.
상기 멀티 핑거 트랜지스터(200)는 상기 아날로그 회로 영역의 기판 가장자리 부위에 위치한다. 특히, 상기 멀티 핑거 트랜지스터(200)는 상기 아날로그 회로 영역의 기판 모서리 부위에 위치하는 것이 더 바람직하다.
구체적으로, 상기 멀티 핑거 트랜지스터(200)에서, 상기 게이트 핑거들, 게이트 배선 및 소오스/드레인 영역으로 이루어지는 하나의 MOS 트랜지스터부(202)는 기판의 가장자리 부위에 위치하게 된다. 또한, 상기 도전성 라인(204)은 적어도 일 단부가 상기 기판의 가장자리와 접하도록 배치된다. 또한, 상기 도전성 라인(204)과 기판 사이에는 기판 콘택이 구비된다.
상기 MOS 트랜지스터부(202)가 상기 기판의 모서리 부위에 위치하는 경우, 상기 도전성 라인(204)의 양단부가 상기 기판의 가장자리와 접하도록 배치시킬 수 있다. 따라서, 상기 MOS 트랜지스터부(202)는 도전성 라인(204) 및 기판의 가장자리 부위에 의해 고립된 형태를 갖게된다.
또한, 도시된 것과 같이, 상기 기판 모서리 부위로부터 상기 기판 가장자리 부위를 따라 동일한 형태의 멀티 핑거 트랜지스터(200)들이 연속하여 배치될 수 있 다.
이와같이, 상기 멀티 핑거 트랜지스터(200)들을 배치시키는 경우, 공기와 접하고 있는 상기 기판 가장자리 부위와 상기 도전성 라인(204)이 접촉하게 되어 커플링 노이즈로 인한 간섭(cross talk)이 매우 감소된다. 따라서, 좁은 면적 내에서도 높은 컷 오프 주파수 및 최대 발진 주파수 값을 가질 수 있다.
실시예 4
도 9는 본 발명의 실시예 4에 따른 멀티 핑거 트랜지스터의 평면도이다.
도 9를 참조하면, 단결정 실리콘으로 이루어지고, 액티브 영역(100a) 및 소자 분리 영역이 구분되어 있는 기판이 구비된다.
상기 기판 상에는 상기 액티브 영역(100a)을 가로지르면서 서로 평행하게 배치되는 게이트 핑거(102)들이 구비된다. 상기 게이트 핑거(102)들은 게이트 절연막 패턴 및 게이트 전극 패턴이 적층된 구조를 갖는다.
상기 게이트 핑거(102)들 사이의 기판 표면 아래에는 불순물이 도핑되어 있는 소오스/드레인 영역들(104, 106)이 구비된다. 상기 각 소오스 영역(104)들을 서로 연결시키기 위한 소오스 배선(도시안됨)과 상기 각 드레인 영역(106)들을 서로 연결시키기 위한 드레인 배선(도시안됨)이 구비된다.
상기 게이트 핑거(102)들의 제1 단부들을 서로 연결시키는 게이트 배선(174)이 구비된다. 또한, 상기 게이트 핑거(102)들의 제2 단부들은 서로 연결되어 있지 않은 형상을 갖는다. 상기 게이트 배선(174)은 상기 게이트 핑거(102)들의 제1 단 부들과 각각 접촉하는 게이트 콘택(170)들과, 상기 게이트 콘택(170)들을 서로 연결시키는 게이트 라인(172)들을 포함한다.
이와같이, 상기 게이트 배선(174)들이 상기 게이트 핑거(102)들의 일 단부를 전기적으로 연결시키는 구성을 갖는 것을 빗 타입(comb type)의 게이트라고 한다. 상기 멀티 핑거 트랜지스터가 빗 타입의 게이트를 갖는 경우, 상기 실시예 1 내지 3에 도시된 것과 같이 폴디드 타입의 게이트를 갖는 경우에 비해 게이트 저항이 높다. 그러나, 상기 빗 타입의 게이트를 갖는 멀티 핑거 트랜지스터는 상기 폴디드 타입의 게이트를 갖는 멀티 핑거 트랜지스터와 비교할 때 작은 값의 기생 커패시턴스를 갖는다.
상기 게이트 핑거(102)들과 게이트 배선(174)의 측방과 이격되도록 배치되고, 상기 게이트 핑거(102)들, 게이트 배선(174)의 일부분을 둘러싸는 형상을 갖는 도전성 라인(178)이 구비되어 있다.
구체적으로, 상기 도전성 라인(178)은 상기 게이트 라인(174)과 연결되어 있지 않은 게이트 핑거(102)의 제2 단부와 대향하면서 상기 게이트 라인(174)과 평행하게 배치되고, 상기 게이트 핑거(102)들의 외주변 일부를 감싸는 형상을 갖는 것이 바람직하다. 이와같이, 상기 도전성 라인(178)이 상기 게이트 핑거(102)의 제2 단부와 대향하도록 형성하는 경우, 상기 도전성 라인(178)이 상기 게이트 배선(174) 형성 부위와 대향하는 것에 비해 기생 커패시턴스가 더 감소된다. 이는, 상기 도전성 라인(178)과 도전성 물질이 서로 대향하는 면적이 감소되기 때문이다.
도시하지는 않았지만, 빗 타입의 게이트를 갖는 멀티 핑거 트랜지스터의 경 우 실시예 3에서와 같은 L자 형태의 도전성 라인 및 상기 도전성 라인과 연결되는 기판 콘택을 가질 수도 있다. 이 경우에도, 상기 도전성 라인은 상기 게이트 라인과 연결되어 있지 않은 게이트 핑거의 제2 단부와 대향하면서 상기 게이트 라인과 평행하게 배치되고, 일측 가장자리에 배치되어 있는 게이트 핑거의 외주변을 감싸도록 배치되는 것이 바람직하다.
또한, 상기 빗 타입의 게이트 이외에도 다양한 형태의 게이트를 갖는 멀티 핀형 트랜지스터에서 상기 1 내지 3 실시예에 개시된 형태의 도전성 라인 및 기판 콘택을 구비되도록 할 수 있다. 예를들어, 각 2개의 게이트 핑거들을 연결시키는 게이트 라인들이 구비됨으로써 게이트 핑거들이 일렬로 연결되는 구성을 갖는 미앤더(meander) 타입의 게이트를 갖는 멀티 핀형 트랜지스터의 경우에도 상기 1 내지 3 실시예에 개시된 형태의 도전성 라인 및 기판 콘택이 구비되도록 할 수 있다.
비교 실험
본 발명의 실시예 2 및 4에 따른 멀티 핑거 트랜지스터를 각각 제조하였다.
또한, 이와 비교하기 위하여 실시예 2에서와 같은 폴디드 타입의 게이트를 가지면서 링 형태의 기판 콘택 및 도전성 라인을 갖는 멀티 핑거 트랜지스터를 제조하였다. 도 10은 비교예에 따른 멀티 핑거 트랜지스터를 나타내는 평면도이다.
실시예 2에 따른 멀티 핑거 트랜지스터 및 비교예에 따른 멀티 핑거 트랜지스터(250)는 기판 콘택 및 도전성 라인의 형상을 제외하고 나머지는 동일하게 형성되었다. 또한, 실시예 2 및 실시예 4에 따른 멀티 핑거 트랜지스터는 게이트의 형 상을 제외하고 나머지는 동일하게 형성되었다.
상기 본 발명의 실시예 2 및 4에 따른 멀티 핑거 트랜지스터와 비교예에 따른 멀티 핑거 트랜지스터의 고주파 특성 및 트랜지스터 동작 특성을 측정하여 아래의 표에 나타내었다.
[표 1]
Figure 112007072743824-PAT00001
표 1에 기재된 것과 같이, 본 발명의 실시예 2 및 4에 따른 멀티 핑거 트랜지스터는 비교예에 따른 멀티 핑거 트랜지스터와 비교할 때 컷 오프 주파수 특성 및 최대 발진 주파수(Fmax)특성이 더 양호해짐을 알 수 있었다. 이와같이, 본 발명에 따른 멀티 핑거 트랜지스터는 R.F 특성이 더 향상된다.
또한, 본 발명의 실시예 1 및 4에 따른 멀티 핑거 트랜지스터와 비교예에 따른 멀티 핑거 트랜지스터는 유사한 수준의 드레인 포화 전류값을 갖는다. 이와같이, 본 발명에서와 같이 기판 콘택 및 도전성 라인이 배치되더라도 멀티 핑거 트랜지스터는 높은 동작 구동 능력을 가질 수 있다.
본 발명에 따른 멀티 핑거 트랜지스터는 고도로 집적화된 고주파 트랜지스터들이 포함되는 로직 회로, 입출력 셀 등에 사용될 수 있다. 특히, 컷 오프 주파수 및 최대 발진 주파수와 같은 R.F 특성이 양호한 트랜지스터가 요구되는 반도체 소자에 적극적으로 응용할 수 있다.
도 1은 본 발명의 일실시예에 따른 멀티 핑거 트랜지스터의 평면도이다.
도 2 내지 도 5는 본 발명의 실시예 1에 따른 멀티 핑거 트랜지스터의 제조 방법을 설명하기 위한 평면도들이다.
도 6은 본 발명의 실시예 2에 따른 멀티 핑거 트랜지스터의 평면도이다.
도 7은 본 발명의 실시예 3에 따른 멀티 핑거 트랜지스터의 평면도이다.
도 8은 도 7에 도시된 멀티 핑거 트랜지스터가 단위 칩 내에 배치된 형상을 나타내는 평면도이다.
도 9는 본 발명의 실시예 4에 따른 멀티 핑거 트랜지스터의 평면도이다.
도 10은 비교예에 따른 멀티 핑거 트랜지스터를 나타내는 평면도이다.

Claims (21)

  1. 기판 상에 구비되는 게이트 핑거들;
    상기 게이트 핑거들의 적어도 하나의 단부들을 서로 연결시키는 게이트 배선;
    상기 게이트 핑거들 사이의 기판 표면 아래에 형성된 소오스/드레인 영역들;
    상기 기판 상에 상기 게이트 핑거들 및 게이트 배선의 측방과 이격되도록 배치되고, 상기 게이트 핑거들 및 게이트 배선의 일부분을 둘러싸는 형상을 갖는 도전성 라인; 및
    상기 도전성 라인 하부면과 상기 기판이 서로 전기적으로 연결되도록, 상기 기판 상에 규칙적으로 배치되는 기판 콘택을 포함하는 것을 특징으로 하는 멀티 핑거 트랜지스터.
  2. 제1항에 있어서, 상기 게이트 핑거들, 게이트 배선 및 소오스/드레인 영역으로 이루어지는 하나의 MOS 트랜지스터부에는 하나의 도전성 라인이 배치되는 것을 특징으로 하는 멀티 핑거 트랜지스터.
  3. 제1항에 있어서, 상기 도전성 라인은 가장자리에 위치하는 하나의 게이트 핑거의 외주변에서 상기 게이트 핑거와 서로 평행하고, 상기 게이트 배선의 양측의 외주변 일부를 감싸는 형상을 갖는 것을 특징으로 하는 멀티 핑거 트랜지스터.
  4. 제1항에 있어서, 상기 도전성 라인은 하나의 게이트 배선의 외주변에서 상기 게이트 배선의 연장 방향과 평행하고, 양쪽 가장자리에 위치하는 게이트 핑거들의 외주변 일부를 감싸는 형상을 갖는 것을 특징으로 하는 멀티 핑거 트랜지스터.
  5. 제1항에 있어서, 상기 도전성 라인은 하나의 게이트 배선의 외주변에서 상기 게이트 배선의 연장 방향과 평행하고, 상기 하나의 게이트 핑거의 외주변에서 상기 게이트 핑거의 연장 방향과 평행하게 배치되는 것을 특징으로 하는 멀티 핑거 트랜지스터.
  6. 제1항에 있어서, 상기 게이트 배선은 상기 게이트 핑거들의 양단부와 각각 접속하는 게이트 콘택들 및 상기 게이트 콘택들을 서로 연결시키면서 서로 평행하게 배치되는 2개의 게이트 라인을 포함하는 것을 특징으로 하는 멀티 핑거 트랜지스터.
  7. 제1항에 있어서, 상기 게이트 배선은 상기 게이트 핑거들의 일단부와 각각 접속하는 게이트 콘택들 및 상기 게이트 콘택들을 서로 연결시키는 하나의 게이트 라인을 포함하는 것을 특징으로 하는 멀티 핑거 트랜지스터.
  8. 제7항에 있어서, 상기 도전성 라인은 상기 게이트 라인과 연결되어 있지 않 은 게이트 핑거의 타단부와 대향하면서 상기 게이트 라인과 평행하게 배치되고, 상기 게이트 핑거들의 외주변 일부를 감싸는 형상을 갖는 것을 멀티 핑거 트랜지스터.
  9. 제1항에 있어서, 상기 소오스/드레인들은 상기 게이트 핑거들을 사이에 두고 서로 번갈아가며 배치되는 것을 특징으로 하는 멀티 핑거 트랜지스터.
  10. 제9항에 있어서, 상기 소오스들을 서로 전기적으로 연결시키기 위한 소오스 배선이 더 포함되는 것을 특징으로 하는 멀티 핑거 트랜지스터.
  11. 제9항에 있어서, 상기 드레인들을 서로 전기적으로 연결시키기 위한 드레인 배선이 더 포함되는 것을 특징으로 하는 멀티 핑거 트랜지스터.
  12. 제1항에 있어서, 상기 게이트 핑거들, 게이트 배선 및 소오스/드레인 영역으로 이루어지는 하나의 MOS 트랜지스터부는 기판의 가장자리 부위에 위치하고, 상기 도전성 라인은 적어도 일단부가 상기 기판의 가장자리와 접하게 배치되는 것을 특징으로 하는 멀티 핑거 트랜지스터.
  13. 제12항에 있어서, 상기 게이트 핑거들, 게이트 배선 및 소오스/드레인 영역으로 이루어지는 하나의 MOS 트랜지스터부는 하나의 칩을 이루는 기판의 모서리 부 위에 위치하고, 상기 도전성 라인은 양 단부가 상기 기판의 가장자리와 접하게 배치되는 것을 특징으로 하는 멀티 핑거 트랜지스터.
  14. 기판 상에 구비되는 게이트 핑거들;
    상기 게이트 핑거들의 일단부와 각각 접속되는 게이트 콘택들;
    상기 게이트 콘택들을 서로 연결시키는 제1 층 게이트 라인;
    상기 게이트 핑거들 사이의 기판 표면 아래에 서로 번갈아가며 형성된 소오스/드레인 영역;
    상기 기판 상에 상기 게이트 핑거들 및 게이트 배선의 측방과 이격되도록 배치되고, 상기 게이트 핑거들 및 게이트 배선의 일부분을 둘러싸는 형상을 갖는 제2 층 도전성 라인; 및
    상기 제2 층 도전성 라인 하부면과 상기 기판이 서로 전기적으로 연결되도록, 상기 기판 상에 규칙적으로 배치되는 기판 콘택을 포함하는 것을 특징으로 하는 멀티 핑거 트랜지스터.
  15. 제14항에 있어서, 상기 게이트 핑거들, 게이트 콘택, 1층 게이트 라인 및 소오스/드레인 영역으로 이루어지는 하나의 MOS 트랜지스터부에는 하나의 도전성 라인이 배치되는 것을 특징으로 하는 멀티 핑거 트랜지스터.
  16. 제14항에 있어서, 상기 소오스들의 상부면과 접속하는 각각의 소오스 콘택들 및 상기 소오스 콘택들을 서로 연결시키기 위한 3층 소오스 라인이 더 포함되는 것을 특징으로 하는 멀티 핑거 트랜지스터.
  17. 제14항에 있어서, 상기 드레인들의 상부면과 접속하는 각각의 드레인 콘택들 및 상기 드레인 콘택들을 서로 연결시키기 위한 3층 드레인 라인이 더 포함되는 것을 특징으로 하는 멀티 핑거 트랜지스터.
  18. 제14항에 있어서, 상기 기판, 제1 및 제2층 도전성 라인 사이에는 층간 절연막이 개재되는 것을 특징으로 하는 멀티 핑거 트랜지스터.
  19. 기판 상에 게이트 핑거들을 형성하는 단계;
    상기 게이트 핑거들의 적어도 하나의 단부와 서로 연결되는 게이트 배선을 형성하는 단계;
    상기 게이트 핑거들 사이의 기판 표면 아래에 소오스/드레인 영역들을 형성하는 단계;
    상기 게이트 핑거들 및 게이트 배선의 측방과 이격되어 있는 기판 상에 규칙적으로 구비되고, 상기 게이트 핑거들 및 게이트 배선의 일부분을 둘러싸는 형태로 배치되는 기판 콘택을 형성하는 단계; 및
    상기 기판 콘택과 연결되고, 상기 게이트 핑거들 및 게이트 배선의 일부분을 둘러싸는 형상의 도전성 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 멀 티 핑거 트랜지스터의 형성 방법.
  20. 제19항에 있어서,
    상기 소오스들의 상부면과 접속하는 소오스 콘택들 및 상기 드레인들의 상부면과 접속하는 드레인 콘택들을 형성하는 단계; 및
    상기 소오스 콘택들을 서로 연결시키기 위한 소오스 라인 및 드레인 콘택들을 서로 연결시키기 위한 드레인 라인들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 멀티 핑거 트랜지스터의 형성 방법.
  21. 제18항에 있어서,
    상기 게이트 핑거들, 게이트 배선 및 소오스/드레인 영역으로 이루어지는 하나의 MOS 트랜지스터부는 기판의 가장자리 부위에 위치하도록 형성되고, 상기 도전성 라인은 적어도 일 단부가 상기 기판의 가장자리와 접하도록 배치시키는 것을 특징으로 하는 멀티 핑거 트랜지스터.
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