JP2006120900A - 半導体装置 - Google Patents

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Abstract

【課題】集積度及び製造コストを損ねることなく良好な電気的特性のSOI−LDMOSを有する半導体装置を得る。
【解決手段】P型ボディ領域3及びゲート電極5はソース側において、ゲート長方向に一部突出したP型ボディ領域突出部3a及びゲート電極突出部5aを有している。SOI層30内において、P型ボディ領域3に隣接してソース側にN+型ソース拡散領域9が形成されるとともに、P型ボディ領域突出部3aに隣接してP+型ボディコンタクト拡散領域7B(7A)が形成される。このP+型ボディコンタクト拡散領域7BはN+型ソース拡散領域9の平面視中心部に形成され、P型ボディ領域突出部3aと電気的接続関係を有する。
【選択図】図3

Description

この発明は半導体装置に関し、特にSOI(Silicon On Insulator)技術を用いたLDMOS(Laterally Diffused MOS)トランジスタの構造に関するものである。
半導体基板、埋め込み絶縁膜及びSOI層からなるSOI基板上に形成されるLDMOSトランジスタである従来のSOI−LDMOSとして例えば特許文献1に開示された第1の構造や特許文献2に開示された第2の構造がある。
第1の構造では、通常のMOSトランジスタに比べてドレイン耐圧を高くすべく、SOI層におけるゲート電極下のボディ領域とドレイン領域との間にドレインオフセット領域(ドレイン領域と同一の導電型でかつドレイン領域より低濃度な領域)が設けられている。このドレインオフセット領域の存在によって、動作時においてドレイン側に空乏層を延びやすくしている。さらに、上記第1の構造は、寄生バイポーラトランジスタ効果による耐圧低下を防ぐべく、ソース領域の一部をボディコンタクト領域に置き換えることにより、ボディ領域の電位をソース電位に固定可能な構造となっている。
一方、第2の構造は、SOI層に形成されるソース拡散領域の形成深さを浅く形成することによりソース拡散領域下にボディ領域を形成している。この構造によって、ゲート電極に対してソース拡散領域より遠ざかる方向に形成されるボディコンタクト領域とゲート電極下のボディ領域との電気的接続を上記ソース拡散領域下のボディ領域により可能にしている。
IEEE Transactions Electron Devices,vol.48 No.6,2001,p.1251 IEDM'02 Techinical Digest p.463
従来のSOI−LDMOSは上述の第1及び第2の構造を呈している。第1の構造ではソース領域の一部がボディコンタクト領域となるため、所望のドレイン電流を得るためにはボディコンタクト領域の形成幅相当分だけ、素子の幅(ゲート幅相当の幅)を広げる必要があった。一般に、LDMOSは大電流を流すことが多く、上記特許文献1,2に示される単位ユニット構造を並べて数100μm〜数mm幅の素子となるが、10〜100ユニット形成されるため、総計で数10μm〜数100μmの素子幅増大(1ユニット当たり数μm)となるという問題点があった。
一方、第2の構造では、ソース拡散領域を比較的浅く形成するためドレイン拡散領域との形成深さがことなる構造となる。このため、ソース領域形成用のマスクとドレイン領域形成用のマスクとを個別に用意しなければならない。LDMOSは通常のMOSトランジスタと同じシリコンチップに形成してIC化されることも多いが、第2の構造のソース拡散領域は通常のMOSトランジスタでも用いない構造であるため、LDMOSのソース拡散領域形成用に全く新たなマスクや製造工程が必要となり、その分、コスト増に繋がるという問題点があった。
この発明は上記問題点を解決するためになされたもので、集積度及び製造コストを損ねることなく良好な電気的特性のSOI−LDMOSを有する半導体装置を得ることを目的とする。
この発明に係る請求項1記載の半導体装置は、半導体基板、埋め込み絶縁膜及びSOI層からなるSOI基板に形成され、前記半導体装置はMOSトランジスタを含み、前記MOSトランジスタは、前記SOI層に形成される第1の導電型のボディ領域と、前記ボディ領域上にゲート酸化膜を介して形成されるゲート電極と、前記ボディ領域を挟んで互いに対向して形成される、第2の導電型のドレイン領域及びソース領域と、前記ソース領域内に選択的に形成される第1の導電型のボディコンタクト領域とを備え、前記ゲート電極は一部が前記ボディコンタクト領域近傍に延びて形成されるゲート電極突出部を有し、前記ボディ領域は、前記ゲート電極突出部下に形成されるボディ領域突出部を含み、前記ボディ領域突出部は前記ボディコンタクト領域に電気的に接続される。
この発明に係る請求項5記載の半導体装置は、半導体基板、埋め込み絶縁膜及びSOI層からなるSOI基板に形成され、前記半導体装置はMOSトランジスタを含み、前記MOSトランジスタは、前記SOI層に形成される第1の導電型のボディ領域と、前記ボディ領域上にゲート酸化膜を介して形成されるゲート電極と、前記ボディ領域に隣接して形成される、第2の導電型のドレイン領域と、前記ボディ領域に隣接して前記ドレイン領域と対向して形成される、第1の導電型のボディコンタクト領域と、表面が露出した前記ボディ領域及び前記ボディコンタクト領域上に形成されるシリサイド層とを備えている。
この発明に係る請求項1記載の半導体装置におけるMOSトランジスタのボディ領域は、ゲート電極突出部下に形成されるボディ領域突出部を含み、このボディ領域突出部はボディコンタクト領域に電気的に接続される構造を呈しているため、ボディ領域はボディ領域突出部を介してボディコンタクト領域から電位固定することができる。したがって、ソース領域及びボディコンタクト領域を電気的に接続することにより、ボディ領域及びソース領域を共通電位に固定することができる。
さらに、ボディ領域突出部はゲート電極突出部下に形成されるため、ゲート電極突出部を含むゲート電極をマスクとして形成可能である。したがって、MOSトランジスタの製造においてゲート電極のパターニングは高精度に行われるため、ゲート電極突出部下に形成されるボディ領域突出部も精度良く形成することができる。
その結果、ボディ領域突出部を精度良く形成できる分、十分な電流供給が可能な形成幅のソース領域を集積度を損ねることなく形成することができる効果を奏する。
また、ボディ領域突出部の形成のために新たにマスクや製造工程の追加も不要であるため、製造コストが増大することもない。
この発明に係る請求項5記載の半導体装置は、ドレイン領域及びシリサイド層をそれぞれMOSトランジスタの一方電極及び他方電極として動作させることにより、ボディコンタクト領域を介してシリサイド層によりボディ領域を電位固定することができる。この際、ソース領域を別途形成しない分、集積度の向上及び製造コストの低減化を図ることができる。
<実施の形態1>
図1はこの発明の実施の形態1であるSOI−LDMOSの1ユニット分の平面構造を示す平面図であり、図2は図1のX1−X1断面を示す断面図であり、図3は図1のX2−X2断面を示す断面図である。
これらの図に示すように、シリコン基板1上に埋込み酸化膜2が形成され、埋込み酸化膜2上にSOI層30が形成され、これらシリコン基板1、埋込み酸化膜2及びSOI層30によりSOI基板を構成する。そして、SOI層30のP型ボディ領域3(P型ボディ領域突出部3a含む)上にゲート酸化膜4を介してゲート電極5(ゲート電極突出部5a含む)が形成される。このゲート電極5に電気的に接続してゲート配線11(図2で模式的に示す)が設けられる。
図1及び図3に示すように、P型ボディ領域3及びゲート電極5はソース側(図1〜図3における左方向)において、ゲート長方向に一部突出したP型ボディ領域突出部3a及びゲート電極突出部5aを有している。
そして、SOI層30内において、P型ボディ領域3に隣接してドレイン側(図1〜図3における右方向)にN型ドレインオフセット拡散領域6が形成され、N型ドレインオフセット拡散領域6に隣接してN+型ドレイン拡散領域8が形成される。N+型ドレイン拡散領域8に電気的に接続してドレイン配線13(図2で模式的に示す)が設けられる。これらN型ドレインオフセット拡散領域6及びN+型ドレイン拡散領域8がドレイン領域として機能する。
一方、SOI層30内において、P型ボディ領域3に隣接してソース側にN+型ソース拡散領域9(ソース領域)が形成されるとともに、P型ボディ領域突出部3aに隣接してP+型ボディコンタクト拡散領域7B(7A)が形成される。P+型ボディコンタクト拡散領域7B(7A)はN+型ソース拡散領域9の平面視中心部に形成され、P型ボディ領域突出部3aと電気的接続関係を有する。
そして、P+型ボディコンタクト拡散領域7(以下、P+型ボディコンタクト拡散領域7A及び7B双方を含む場合に単に「P+型ボディコンタクト拡散領域7」と記す場合有り)及びN+型ソース拡散領域9上にシリサイド層10が形成され、シリサイド層10に電気的に接続してソース配線12(図2で模式的に示す)が設けられる。
上記構成における種々の寸法特性はおおよそ以下の通りである。ゲート電極5のゲート長は0.1〜0.5μm、ゲート電極突出部5aの形成幅(ゲート幅方向の長さ)は0.1〜0.5μm、N型ドレインオフセット拡散領域6の形成長さ(ゲート長方向の長さ)は0.3〜2.0μm、埋込み酸化膜2の膜厚は0.1〜0.5μm、SOI層30の膜厚は0.1〜0.5μm、ゲート酸化膜4の膜厚は5〜30nm、ゲート電極5の膜厚は0.1〜0.3μm、シリサイド層10の膜厚は10〜40nm程度である。
一方、上記構成における不純物濃度特性はおおよそ以下の通りである。N+型ドレイン拡散領域8の不純物濃度は(1×)1019〜(1×)1022cm-3、N+型ソース拡散領域9の不純物濃度は1019〜1022cm-3、P+型ボディコンタクト拡散領域7の不純物濃度は1019〜1022cm-3、N型ドレインオフセット拡散領域6の不純物濃度は1017〜1019cm-3、P型ボディ領域3の不純物濃度は1015〜1018cm-3程度である。
図4はこの発明の実施の形態1であるSOI−LDMOSの2ユニット分の平面構造を示す平面図である。同図に示すように、2ユニット分を構成するに際し面積効率を上げるため、中心線L1に対し一方側(図中右側)にLDMOSユニット21、他方側(図中左側)にLDMOSユニット22を形成している。
LDMOSユニット21は図1〜図3で示した構造と実質的に同様な構造を呈しており、ゲート電極5、ゲート電極突出部5a、N型ドレインオフセット拡散領域6、P+型ボディコンタクト拡散領域7A(7AR,7AL),7B(7BR,7BL)、N+型ドレイン拡散領域8と等価な、ゲート電極5R、ゲート電極突出部5aR、N型ドレインオフセット拡散領域6R、P+型ボディコンタクト拡散領域7A,7B及びN+型ドレイン拡散領域8を有している。
ただし、P+型ボディコンタクト拡散領域7A,7B、N+型ソース拡散領域9及びシリサイド層10はLDMOSユニット22と共用される。すなわち、中心線L1を中心しして、LDMOSユニット21側にP+型ボディコンタクト拡散領域7AR,7BR、N+型ソース拡散領域9R及びシリサイド層10Rが位置し、LDMOSユニット22側にP+型ボディコンタクト拡散領域7AL,7BL、N+型ソース拡散領域9L及びシリサイド層10Lが位置する。
一方、LDMOSユニット22は、前述したようにP+型ボディコンタクト拡散領域7A,7B、N+型ソース拡散領域9及びシリサイド層10をLDMOSユニット21と共有するとともに、他の部分の平面構造が中心線L1に対してLDMOSユニット21と線対称(折り返しパターン)になるように形成される。すなわち、LDMOSユニット21のゲート電極5R、ゲート電極突出部5aR、N型ドレインオフセット拡散領域6R、N+型ドレイン拡散領域8R及びN型周辺拡散領域18Rに対し、中心線L1を中心として線対称となるように、ゲート電極5L、ゲート電極突出部5aL、N型ドレインオフセット拡散領域6L、N+型ドレイン拡散領域8L及びN型周辺拡散領域18Lを形成している。
なお、LDMOSユニット21におけるN型ドレインオフセット拡散領域18Rは図中右側に形成される別のユニット(第3のユニット)で用いられるN型ドレインオフセット拡散領域を意味する。すなわち、第3のユニットはLDMOSユニット21との間でN+型ドレイン拡散領域8Rを共有することになる。
同様にして、LDMOSユニット22におけるN型ドレインオフセット拡散領域18Lは図中左側に形成される別のユニット(第4のユニット)で用いられるN型ドレインオフセット拡散領域を意味する。第4のユニットはLDMOSユニット22との間でN+型ドレイン拡散領域8Lを共有することになる。
図4で示す2ユニット構造において、LDMOSユニット21のゲート電極突出部5aRとLDMOSユニット22のゲート電極突出部5aLとが連結して梯子型形状の共有ゲート電極25が形成される。その結果、シリサイド層10が共有ゲート電極25の横木部分(5aL,5aR)によって、シリサイド層10が部分シリサイド層10a〜10cに分断されるため、部分シリサイド層10a〜10c間を図示しないコンタクト及び外部配線によって電気的接続する必要がある。
図5〜図10は実施の形態1のSOI−LDMOSの製造方法を示す断面図である。なお、図5〜図10で示す断面は、図2と同様な図1のX1−X1断面に相当する。以下、これらの図を参照してその製造手順について説明する。
まず、図5に示すように、シリコン基板1、埋込み酸化膜2及びSOI層30からなるSOI基板のSOI層30に対し素子分離(図示せず)を行った後、ボロン等のP型不純物をSOI層30内に導入する。その後、酸化処理を行いゲート酸化膜材料を形成後、多結晶シリコン層(ゲート電極材料)の堆積、多結晶シリコン層に対するN型不純物の注入及びCVD酸化膜の堆積処理を行った後、パターニングされたフォトレジスト等を用いて、各層をエッチングすることにより、所望の形状にパターニングされたゲート酸化膜4、ゲート電極5及びCVD酸化膜51を得る。
その後、図6に示すように、酸化処理を行い、SOI層30の表面上及びゲート電極5の側面上に酸化膜52を形成し、ソース側を覆うようにパターニングされたフォトレジスト53を形成し、フォトレジスト53及びゲート電極5をマスクとしてリン等のイオン注入をSOI層30対して行い、SOI層30のドレイン側にN型不純物54を注入する。
そして、図7に示すように、フォトレジスト53を除去後、熱処理によりN型不純物54を活性化させることにより、P型ボディ領域3のドレイン側にN型ドレインオフセット拡散領域6を形成した後、ボディコンタクト形成領域に開口部55Hを有する、パターニングされたフォトレジスト55を形成しボロン等をイオン注入することにより、SOI層30のボディコンタクト形成領域にP型不純物56を注入する。
その後、図8に示すように、フォトレジスト55を除去後、ドレイン拡散領域、ソース拡散領域となる部分に開口部57Hを有する、パターニングされたフォトレジスト57を形成し、その後、フォトレジスト57及びゲート電極5をマスクとして、ヒ素等をイオン注入することにより、SOI層30内のドレイン拡散領域及びソース拡散領域部分にN型不純物58を注入する。
そして、図9に示すように、フォトレジスト57を除去後、熱処理によるP型不純物56及びN型不純物58の活性化により、P+型ボディコンタクト拡散領域7B、N+型ドレイン拡散領域8及びN+型ソース拡散領域9をそれぞれ形成し、ドレイン側を覆うようにパターニングされたフォトレジスト59を形成し、フォトレジスト59をマスクとしてソース側に形成された酸化膜52をエッチング除去する。
この際、N+型ソース拡散領域9、N型ドレインオフセット拡散領域6間のSOI層30内の領域がP型ボディ領域3となる。なお、N型不純物54,58の注入時にゲート電極突出部5aがマスクとして機能しゲート電極突出部5a下にはN型不純物58が注入されていないため、ゲート電極突出部5a下の領域はP型ボディ領域突出部3aとなる(図3参照)。
そして、図10に示すように、コバルトやチタンなどシリコンと反応性の高い金属膜を表面に堆積し、400〜600℃の熱処理を行いシリコンと反応させることにより、シリサイド合金を設ける。この際、ゲート電極5の側面の酸化膜52上及び上面のCVD酸化膜51上にはシリサイドは形成されない。そして、未反応の金属膜をウェットエッチング等で除去することにより、P+型ボディコンタクト拡散領域7及びN+型ソース拡散領域9の表面上にのみシリサイド層10を形成する。
その後、全面に絶縁膜(図示せず)を形成後、ゲート電極5、シリサイド層10、N+型ドレイン拡散領域8へのコンタクト開口とゲート配線11、ソース配線12、ドレイン配線13の形成処理が施されて、図2で示す断面構造のLDMOSが完成する。
このような構造の実施の形態1のSOI−LDMOSはゲート電極突出部5a下のSOI層30にまで延びてP型ボディ領域突出部3aされており、このP型ボディ領域突出部3aはP+型ボディコンタクト拡散領域7と隣接しているため、P型ボディ領域突出部3aを介することによりP型ボディ領域3とP+型ボディコンタクト拡散領域7とは電気的に接続される。
一方、P+型ボディコンタクト拡散領域7とN+型ソース拡散領域9とはシリサイド層10により短絡されており、ソース配線12によってボディ電位とソース電位とを同電位に設定することができるため、寄生バイポーラ効果を抑制することにより高耐圧を維持できる。
この際、ソース配線12のコンタクトはシリサイド層10上の任意の位置に設ければ良いため、シリサイドの無い場合に比べて、ソース配線12の形成位置の自由度は高い。
加えて、(SOI−LDMOSを含む)MOSトランジスタ製造工程においてはゲート電極を精度良く加工することが一般的であることから、ゲート電極5(ゲート電極突出部5aを含む)のパターンは、P+型ボディコンタクト拡散領域7等の拡散領域のパターンに比べて微細化の精度が高い。このため、ゲート電極突出部5aをマスクとして形成可能なP型ボディ領域突出部3aを従来構造より細かいパターンで実現することができる分、素子面積の増加(集積度を損ねる度合)を最小限に抑えることができる。また、P型ボディ領域突出部3aの形成のために新たにマスクや製造工程の追加も不要であるため、製造コストが増大することはない。
<実施の形態2>
図11はこの発明の実施の形態2であるSOI−LDMOSの平面構造を示す平面図、図12は図11のX3−X3断面を示す断面図である。
これらの図に示すように、シリコン基板1上に埋込み酸化膜2が形成され、埋込み酸化膜2上にSOI層30が形成される。SOI層30のP型ボディ領域3の一部上にゲート酸化膜4を介してゲート電極5が形成される。このゲート電極5に電気的に接続してゲート配線11(図12で模式的に示す)が設けられる。
そして、SOI層30内において、実施の形態1と同様、P型ボディ領域3に隣接してドレイン側にN型ドレインオフセット拡散領域6及びN+型ドレイン拡散領域8が形成され、N+型ドレイン拡散領域8に電気的に接続してドレイン配線13(図12で模式的に示す)が設けられる。
一方、SOI層30内において、P型ボディ領域3に隣接してソース側にP+型ボディコンタクト拡散領域17が形成される。そして、P+型ボディコンタクト拡散領域17及び上部にゲート電極5が形成されないP型ボディ領域3の露出領域上にシリサイド層20が形成され、シリサイド層20に電気的に接続してソース配線12(図12で模式的に示す)が設けられる。
このように、実施の形態2では、ソース拡散領域を形成することなく、N型ドレインオフセット拡散領域6とシリサイド層20との間にドレイン電流(MOSトランジスタの動作電流)を流すように構成している。すなわち、シリサイド層20をソース領域として機能させることにより、ソース領域を別途形成しない分、集積度の向上を図ることができる。
P型ボディ領域3はシリサイド層20及びP+型ボディコンタクト拡散領域17を介して電位固定可能である。したがって、ソース配線12によってボディ電位及びシリサイド層20の電位をほぼ同電位に設定することができるため、寄生バイポーラ効果を抑制することにより高耐圧を維持できる。また、ソース配線12のコンタクトはシリサイド層20上の任意の位置に設ければ良いため、実施の形態1と同様、ソース配線12の形成位置の自由度は高い。
さらに、実施の形態2の構造では、実施の形態1のようにゲート電極突出部5aを余分に形成する必要がないため、実施の形態1以上の集積度の向上及び製造コストの低減化を図ることができる効果を奏する。
なお、実施の形態2の構造を得るための製造方法は、実施の形態1の製造方法(図5〜図10)において、図8で示すヒ素イオン注入時にソース側全面を覆うようにフォトレジスト57のパターンを変更して、ソース拡散領域が形成されないようにすることにより実現可能である。
<実施の形態3>
図13はこの発明の実施の形態3であるSOI−LDMOSの1ユニット分の平面構造を示す平面図であり、図14は図13のX4−X4断面を示す断面図であり、図15は図13のX5−X5断面を示す断面図である。
これらの図に示すように、ゲート電極突出部5aを含むゲート電極5の側面にサイドウォール酸化膜15が形成された点、P型ボディ領域突出部3aを除くP型ボディ領域3の表面内におけるサイドウォール酸化膜15下の領域(N+型ソース拡散領域9近傍領域)にN型拡散領域14を設けた点を特徴としている。
サイドウォール酸化膜15の形成幅は0.1〜0.5μm、N型拡散領域14の不純物濃度は(1×)1017〜1019cm-3程度ある。なお、他の構造は図1〜図3で示した実施の形態1のSOI−LDMOSと同様であるため、説明を省略する。
図16〜図20は実施の形態3のSOI−LDMOSの製造方法を示す断面図である。なお、図16〜図20で示す断面は、図14と同様な図13のX4−X4断面に相当する。以下、これらの図を参照してその製造手順について説明する。
まず、図5及び図6で示した実施の形態1の製造方法と同様にして、シリコン基板1、埋込み酸化膜2、P型ボディ領域3、ゲート酸化膜4、ゲート電極5、CVD酸化膜51、及び酸化膜52を得る。
そして、図16に示すように、フォトレジスト53(図6参照)を除去後、熱処理によりN型不純物54を活性化させることにより、P型ボディ領域3のドレイン側にN型ドレインオフセット拡散領域6を形成し、ソース拡散領域及びN型拡散領域相当部分に開口部61Hを有する、パターニングされたフォトレジスト61を形成しヒ素等をイオン注入することにより、SOI層30のソース拡散領域部分にN型不純物60を注入する。
そして、図17に示すように、フォトレジスト61除去後、CVD酸化膜の堆積と異方性エッチングによってゲート電極5(ゲート電極突出部5a含む)の側面にサイドウォール酸化膜15を形成する。その後、ボディコンタクト形成領域に開口部55Hを有する、パターニングされたフォトレジスト55を形成しボロン等をイオン注入することにより、SOI層30のボディコンタクト形成領域にP型不純物56を注入する。
その後、図18に示すように、フォトレジスト55を除去後、ドレイン拡散領域、ソース拡散領域となる部分に開口部57Hを有する、パターニングされたフォトレジスト57を形成後、フォトレジスト57、ゲート電極5及びサイドウォール酸化膜15をマスクとして、ヒ素等をイオン注入することにより、SOI層30内のドレイン拡散領域及びソース拡散領域部分にN型不純物58を注入する。
そして、図19に示すように、フォトレジスト57を除去後、熱処理によるP型不純物56並びにN型不純物58及び60の活性化により、P+型ボディコンタクト拡散領域7B、N+型ドレイン拡散領域8及びN+型ソース拡散領域9に加えN型拡散領域14をそれぞれ形成し、全面を覆って酸化膜16を形成する。なお、N型拡散領域14はN型不純物60の拡散によって形成され、N型不純物58及び60の拡散により形成されるN+型ソース拡散領域9に比べて不純物濃度を低く設定する。
その後、図9で示した実施の形態1の製造方法と同様にドレイン側を覆うようにパターニングされたフォトレジストを形成し、このフォトレジストをマスクとしてソース側に形成された酸化膜16をエッチング除去する。
そして、図20に示すように、コバルトやチタンなどシリコンと反応性の高い金属膜を表面に堆積し、400〜600℃の熱処理を行いシリコンと反応させることにより、シリサイド合金を設ける。この際、ゲート電極5の側面のサイドウォール酸化膜15上及び上面のCVD酸化膜51上にはシリサイドは形成されない。そして、未反応の金属膜をウェットエッチング等で除去することにより、P+型ボディコンタクト拡散領域7及びN+型ソース拡散領域9の表面上にのみシリサイド層10を形成する。
その後、全面に絶縁膜(図示せず)を形成後、ゲート電極5、シリサイド層10、N+型ドレイン拡散領域8へのコンタクト開口とゲート配線11、ソース配線12、ドレイン配線13の形成処理が施されて、図12で示す断面構造のLDMOSが完成する。
実施の形態3のSOI−LDMOSは基本的特徴(ゲート電極突出部5a(P型ボディ領域突出部3a)を設けた点等)は実施の形態1と同様であるため、実施の形態1と同様の効果を奏する。
また、実施の形態1のSOI−LDMOSでは、シリサイド層10がゲート酸化膜4に隣接して形成されるため、シリサイド反応でのストレスがゲート酸化膜4にダメージを与えて、MOSトランジスタ動作時におけるリーク特性を悪化させる危険性が高い。
これに対して、実施の形態3のSOI−LDMOSでは、ゲート酸化膜4,シリサイド層10間にサイドウォール酸化膜15が介挿される構造となり、自己整合的にシリサイド層10とゲート酸化膜4とがサイドウォール酸化膜15の形成幅分の距離を隔てた位置関係となるため、上記リーク特性が実施の形態1に比べて向上するという効果を奏する。
実施の形態3のようにサイドウォールを設けた構造ではN+型ソース拡散領域9がゲート電極5下のP型ボディ領域3であるチャネル領域に達していないときは、閾値電圧を比較的高く設定しないとオン状態にすることができず、動作時においてシリーズ抵抗が介挿した動作となる可能性がある。
しかし、ソース側のサイドウォール酸化膜15下に形成されるN型拡散領域14の存在により。上述した閾値電圧及びシリーズ抵抗の問題を効果的に抑制することができる。
また、N型拡散領域14形成のため不純物注入のマスクが必要となるが、N型拡散領域14は通常のMOSトランジスタのエクステンション領域とほぼ同様な位置に形成されることから、通常のMOSトランジスタを同じチップに形成するICの場合には、通常のMOSトランジスタのエクステンション領域形成用のマスクをN型拡散領域14形成用のマスクとして用いることにより、製造コストの増加させることなくN型拡散領域14を形成することができる。
<実施の形態4>
図21はこの発明の実施の形態4であるSOI−LDMOSの断面構造を示す断面図である。
同図に示すように、ゲート電極5の側面にサイドウォール酸化膜15が形成された点、サイドウォール酸化膜15下のP型ボディ領域3の表面内にN型拡散領域14を設けた点を特徴としている。
サイドウォール酸化膜15の形成幅は0.1〜0.5μm、N型拡散領域14の不純物濃度は(1×)1017〜1019cm-3程度ある。なお、他の構造は図11及び図12で示した実施の形態3のSOI−LDMOSと同様であるため、説明を省略する。
このように、実施の形態4では、ソース拡散領域を形成することなく、N型ドレインオフセット拡散領域6とシリサイド層10との間にドレイン電流を流すように構成しているため、実施の形態2と同様、集積度の向上、寄生バイポーラ効果を抑制することによる高耐圧の維持効果を奏する。
さらに、実施の形態4のSOI−LDMOSでは、ゲート酸化膜4,シリサイド層10間にサイドウォール酸化膜15が介挿される構造となりため、実施の形態3と同様、MOSトランジスタのリーク特性が実施の形態3に比べて向上するという効果を奏する。
加えて、実施の形態3のようにゲート電極突出部5aを余分に形成する必要がないため実施の形態1以上の集積度の向上を図ることができる効果を奏する。
実施の形態4のようにサイドウォールを設けた構造ではシリサイド層20がゲート電極5下のP型ボディ領域3であるチャネル領域に達していないため、閾値電圧を比較的高く設定しないとオン状態にすることができず、動作時においてシリーズ抵抗が介挿した動作となる可能性がある。
しかし、ソース側のサイドウォール酸化膜15下に形成されるN型拡散領域14の存在により、上述した閾値電圧及びシリーズ抵抗の問題を効果的に抑制することができる。
なお、実施の形態4の構造を得るための製造方法は、実施の形態3の製造方法(図16〜図20)において、図18で示すヒ素イオン注入時にソース側全面を覆うようにフォトレジスト57をパターンを変更することにより実現可能である。
この発明の実施の形態1であるSOI−LDMOSの平面構造を示す平面図である。 図1のX1−X1断面を示す断面図である。 図1のX2−X2断面を示す断面図である。 実施の形態1であるSOI−LDMOSの2ユニット分の平面構造を示す平面図である。 実施の形態1のSOI−LDMOSの製造方法を示す断面図である。 実施の形態1のSOI−LDMOSの製造方法を示す断面図である。 実施の形態1のSOI−LDMOSの製造方法を示す断面図である。 実施の形態1のSOI−LDMOSの製造方法を示す断面図である。 実施の形態1のSOI−LDMOSの製造方法を示す断面図である。 実施の形態1のSOI−LDMOSの製造方法を示す断面図である。 この発明の実施の形態2であるSOI−LDMOSの平面構造を示す平面図である。 図11のX3−X3断面を示す断面図である。 この発明の実施の形態3であるSOI−LDMOSの平面構造を示す平面図である。 図13のX4−X4断面を示す断面図である。 図13のX5−X5断面を示す断面図である。 実施の形態3のSOI−LDMOSの製造方法を示す断面図である。 実施の形態3のSOI−LDMOSの製造方法を示す断面図である。 実施の形態3のSOI−LDMOSの製造方法を示す断面図である。 実施の形態3のSOI−LDMOSの製造方法を示す断面図である。 実施の形態3のSOI−LDMOSの製造方法を示す断面図である。 この発明の実施の形態4であるSOI−LDMOSの断面構造を示す断面図である。
符号の説明
3 P型ボディ領域、3a P型ボディ領域突出部、5 ゲート電極、5a ゲート電極突出部、6 N型ドレインオフセット拡散領域、7A,7B,17 P+型ボディコンタクト拡散領域、8 N+型ドレイン拡散領域、9 N+型ソース拡散領域、10,20 シリサイド層、14 N型拡散領域、15 サイドウォール酸化膜。

Claims (7)

  1. 半導体基板、埋め込み絶縁膜及びSOI層からなるSOI基板に形成される半導体装置であって、前記半導体装置はMOSトランジスタを含み、
    前記MOSトランジスタは、
    前記SOI層に形成される第1の導電型のボディ領域と、
    前記ボディ領域上にゲート酸化膜を介して形成されるゲート電極と、
    前記ボディ領域を挟んで互いに対向して形成される、第2の導電型のドレイン領域及びソース領域と、
    前記ソース領域内に選択的に形成される第1の導電型のボディコンタクト領域とを備え、
    前記ゲート電極は一部が前記ボディコンタクト領域近傍に延びて形成されるゲート電極突出部を有し、
    前記ボディ領域は、前記ゲート電極突出部下に形成されるボディ領域突出部を含み、前記ボディ領域突出部は前記ボディコンタクト領域に電気的に接続される、
    半導体装置。
  2. 請求項1記載の半導体装置であって、
    前記ソース領域及び前記ボディコンタクト領域上に形成されるシリサイド層をさらに備える、
    半導体装置。
  3. 請求項2記載の半導体装置であって、
    前記シリサイド層と前記ゲート電極との間に形成されるサイドウォールをさらに備える、
    半導体装置。
  4. 請求項3記載の半導体装置であって、
    前記サイドウォール下の前記SOI層の表面内に形成される第2の導電型の拡散領域を含み、前記拡散領域は前記ソース領域より第2の導電型の不純物濃度が低い、
    半導体装置。
  5. 半導体基板、埋め込み絶縁膜及びSOI層からなるSOI基板に形成される半導体装置であって、前記半導体装置はMOSトランジスタを含み、
    前記MOSトランジスタは、
    前記SOI層に形成される第1の導電型のボディ領域と、
    前記ボディ領域上にゲート酸化膜を介して形成されるゲート電極と、
    前記ボディ領域に隣接して形成される、第2の導電型のドレイン領域と、
    前記ボディ領域に隣接して前記ドレイン領域と対向して形成される、第1の導電型のボディコンタクト領域と、
    表面が露出した前記ボディ領域及び前記ボディコンタクト領域上に形成されるシリサイド層とを備える、
    半導体装置。
  6. 請求項5記載の半導体装置であって、
    前記シリサイド層と前記ゲート電極との間に形成されるサイドウォールをさらに備える、
    半導体装置。
  7. 請求項6記載の半導体装置であって、
    前記サイドウォール下の前記SOI層の表面内に形成され、第2の導電型の拡散領域を含む、
    半導体装置。
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